CN102014050A - 片上网络的输入/输出节点 - Google Patents
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Abstract
本发明涉及一种环形网络,包括:基础架构路由器的矩阵,每一个基础架构路由器与属于相同行的两个其它路由器和属于相同列的两个其它路由器连接;以及输入/输出路由器,每一个输入/输出路由器通过两个内部输入端与属于相同行或相同列的两个其它路由器连接,并且包含将数据供应给网络的外部输入端。每个输入/输出路由器没有用于它的内部输入端的队列,且包含指定给它受判优器管理的外部输入端的队列,所述判优器被配置成也管理与所述输入/输出路由器连接的基础架构路由器的队列。
Description
技术领域
本发明涉及片上网络(Network on Chip,NoC)拓扑结构,且尤其涉及网格状(meshed)网络中输入/输出节点的布置。
背景技术
图1代表如欧洲专利EP1701274所述的矩阵(或网格状)NoC拓扑结构的例子。
这种网络包含按行(水平总线Bh)和列(垂直总线Bv)布置的多条总线。路由器RTR位于水平总线与垂直总线之间的每个交点上,使到达它的每个总线区段(水平和垂直)之间形成点对点连接。每个路由器RTR进一步与可以是数据产生器或使用器的本地资源RSC连接。
这种类型的网络被设计成使任何资源RSC与任何其它资源通信。一次通信可以跨过负责将数据路由到最终目的地的几个路由器。
为了限制一次通信可以跨过的节点的数量,该网络最好是环形的。如所示,位于矩阵的一个边缘上的路由器与位于该矩阵的相对边缘上的路由器连接。这进一步使相同路由器结构可以在矩阵的边缘上和矩阵的中心两者中使用。
图2示意性地代表可用在这种环境下的路由器。该路由器管理五个信道,即,与总线区段相对应的四个方向即北(N)、南(S)、东(E)、和西(W)、以及与本地资源相对应的链路L。
将四输入多路复用器MX与每个路由器输出方向相关联。这四个输入对应于不与多路复用器的方向相关联的路由器输入。例如,北输出多路复用器MXN接收路由器输入L、S、E和W。换句话说,该路由器防止经由一个方向输入的分组经由相同方向出去。
每个多路复用器输入的前面进一步接着意欲存储等待输出数据的FIFO(先进先出)队列20。
控制器22进行判优(arbitration),并控制多路复用器所作的选择以及将经由五个信道进入的数据写入队列20。
图1的类型的网络的一种设想应用是并行计算。在这种情况下,每个资源RSC是一群处理器。然后,将这样的网络与至少能够为计算提供数据以及提取计算结果的输入/输出外设相关联。
一种直接的解决方案是使用一些资源RSC进行所需的输入/输出操作,最好是处在矩阵边缘上的资源,以便于与将芯片与外界链接的触片连接。
对于相同矩阵大小,这种解决方案以NoC的计算能力为代价。一定数量的处理器群被这样的输入/输出单元所取代,这些输入/输出单元具有比该处理器群可以提供的计算要求低得多的计算要求,但它们的特性,尤其是与外界连接的事实,造成它们的功能不能由处理器群来完成,即使在共享时间内。
因此,如果改变矩阵的大小以提供给定计算能力,则不得不将输入/输出单元添加在网络周围。取决于设计人员所作的选择,这种添加可能使网络的等待时间显著延长并/或使芯片的表面区域无意义地增大。
一种可以设想成将输入/输出单元加入给定矩阵中的解决方案包括将两行两列的路由器添加在矩阵的外围并将输入/输出单元与之连接。然后,路由器矩阵大小从n×n增大到(n+2)×(n+2),这有可能使通信跨过的节点的数量增加,从而使网络的等待时间延长。
另一种解决方案可包括使用六信道外围路由器,第六信道用于连接输入/输出单元的目的。例如在专利申请WO 89/03564中描述的这种解决方案存在外围路由器具有比内部路由器大的表面区域的缺点,这样引起了路由器的布局布线(place-and-route)问题。为了设计简单化原因,最好是所有路由器都相同,因此都具有六信道。在这种情况下,内部路由器将具有将占据不必要表面区域的未用功能。
为了说明目的,与图2的路由器相比,六信道路由器包含不止一个多路复用器,并且每个多路复用器具有五个输入端以及它们的相应FIFO存储器。
图3例示了如专利US5689647提出的解决这些缺点的解决方案。它示出了像图1的那样的环形(torus)网络。有资格成为“输入/输出路由器”的三信道路由器IOR被插在矩阵的外围上。有资格成为内部的、这些路由器IOR的每一个的两个信道用于保证路由器所处的行或列的连续性的目的。有资格成为外部的第三信道用于经由输入/输出单元IOM插入数据和从网络中提取数据的目的。
与叫做“基础架构路由器”的内部路由器RTR不同,处在行上的路由器IOR不与相同列的路由器连接。同样,处在列上的路由器IOR不与相同行的路由器连接。
假设初始矩阵具有n×n的尺度,按照图3添加路由器IOR使矩阵的大小增大到(n+2)×(n+2)。因此,图3的网络有可能具有比图1的网络更长的等待时间。
发明内容
因此,希望在存在处理器群的NoC中,不会使网络的等待时间显著延长地或使芯片表面区域不必要增大地添加输入/输出单元。
为了满足这种需要,提供了一种环形网格状网络,包括:基础架构路由器的矩阵,每一个基础架构路由器与属于相同行的两个其它路由器和属于相同列的两个其它路由器连接;以及输入/输出路由器,每一个输入/输出路由器通过两个内部输入端与属于相同行或相同列的两个其它路由器连接,并且包含将数据供应给网络的外部输入端。每个输入/输出路由器没有用于它的内部输入端的队列,且包含指定给它受判优器管理的外部输入端的队列,所述判优器被配置成也管理与所述输入/输出路由器连接的基础架构路由器的队列。
按照一个实施例,所述判优器被配置成与所述基础架构路由器的队列结合地管理所述输入/输出路由器的队列,以便两个路由器的组合相当于六信道路由器。
附图说明
其它优点和特征将从通过附图例示的示范性实施例的如下描述中变得更清楚明显,在附图中:
-图1示意性地代表传统环形片上网络;
-图2示意性地代表图1的网络的路由器的结构;
-图3示意性地代表含有输入/输出路由器的环形网络的实施例;
-图4代表路由器的实施例;以及
-图5示意性地代表图3的网络的优化。
具体实施方式
图4示意性地代表输入/输出路由器IOR和基础架构路由器RTR的组合实施例,以保证图3的输入/输出路由器IOR不引入等待时间。具体为它的多路复用器MXE和控制电路22的东基础架构路由器RTR部分,被示出为连接到整体示出的输入/输出路由器IOR。
当路由器IOR是三信道路由器时,它包含三个双输入多路复用器。西多路复用器mxw在第一输入端上接收来自输入/输出单元IOM的数据,并且在第二输入端上接收来自未示出的东面路由器的数据。东多路复用器mxe在第一输入端上接收来自输入/输出单元IOM的数据,并且在第二输入端上接收来自所示路由器RTR的东多路复用器MXE的数据。
来自输入/输出单元IOM的数据经由FIFO队列24到达多路复用器mxw和mxe的相应输入端。
但是,如图所示,路由器IOR的多路复用器的所有其它输入端都没有FIFO队列。这样,跨过路由器IOR的数据不会经历任何等待时间。
下面参照表示在图4中的元件,即路由器IOR与它西面的路由器RTR之间的链路,对路由器RTR与路由器IOR之间的协作加以描述。该操作对于网络中的其它可能组合是类似的。
为了保证没有数据在跨过路由器IOR时因不存在FIFO队列而丢失,使路由器IOR和RTR的控制电路CTRL以这样的方式交互,即让多路复用器MXE和mxe的所示组合相当于具有提供给FIFO队列的五个信道的单个多路复用器。这五个信道由多路复用器MXE的四个输入端和多路复用器mxe指定给单元IOM的输入端形成。换句话说,输入/输出路由器和基础架构路由器的组合相当于六信道路由器。
当单元IOM在IOR路由器的东输出端上没有要供应的数据时,多路复用器mxe可以定位成选择路由器RTR的多路复用器MXE的输出。多路复用器MXE按传统方式控制,并且没有等待时间地将它供应的数据直接发送给路由器IOR的东输出端。
当单元IOM开始供应数据时,将数据堆叠在多路复用器mxe的队列24中。然后,路由器IOR的控制电路22′使请求信号RQIO能够引起路由器RTR的控制电路22的注意。然后,后者切换到在五个信道之间而不是在四个信道之间进行判优的模式,第五信道是指定给多路复用器mxe的队列24的那一个。
当判优器决定为第五信道服务时,路由器RTR的控制电路为路由器IOR的控制电路启用确认信号AQIO。后者将多路复用器mxe定位成输出来自队列24的数据单元,例如分组。
只要队列24包含数据,信号RQIO就保持有效,并且路由器RTR的控制电路保持于在五个信道之间进行判优的模式。每当判优器决定为第五信道服务时,就逐个分组地激活信号AQIO。
原则上,只有与输入/输出路由器IOR连接的基础架构路由器RTR才需要实现刚才所述的机制。不过,由于这种机制牵涉到占据可忽略不计表面区域的逻辑,所以可以将这种逻辑配备在所有基础架构路由器中,以便所有这些路由器都是相同的。从而简化了网络设计。不使用该功能的路由器将具有它们与布线到无效逻辑电平的信号RQIO相关联的输入端。
在如图3所示的环形网络中,在矩阵边缘之间的链路中两个IOR路由器是相继的。因此,这些IOR路由器应该相互中继信号RQIO和AQIO。不过,为了清楚,图3对应于一种简化表示。实际上,期望避免与连接矩阵边缘的那些一样长的链路。
图5代表节点之间的链路长度得到优化的环形网络。矩阵大小例如是4×4。基础架构路由器用细线示出,而输入/输出路由器用粗线示出。
基础架构路由器逐行和逐列地交错,即,一行或一列中排行n的路由器与排行n+2的路由器连接(外围路由器对于它们的链路之一不遵守这条规则)。输入/输出路由器被插入在从外围基础架构路由器出来的链路中。
借助于这种配置,路由器之间的所有链路基本上都具有相同长度,并且每个输入/输出路由器都处在两个基础架构路由器之间。
Claims (4)
1.一种环形网络,包含:
-基础架构路由器的矩阵,每一个基础架构路由器与属于相同行的两个其它路由器和属于相同列的两个其它路由器连接;以及
-输入/输出路由器,每一个输入/输出路由器通过两个内部输入端与属于相同行或相同列的两个其它路由器连接,并且包含将数据供应给网络的外部输入端;
其中,每个输入/输出路由器没有用于它的内部输入端的队列,且包含指定给它受判优器管理的外部输入端的队列,所述判优器被配置成也管理与所述输入/输出路由器连接的基础架构路由器的队列。
2.按照权利要求1所述的网络,其中,所述判优器被配置成管理所述输入/输出路由器的队列结合所述基础架构路由器的队列,以便两个路由器的组合相当于六信道路由器。
3.按照权利要求1所述的网络,其中,每个输入/输出路由器包含存在两个输入端的多路复用器,其第一输入端接收来自所述输入/输出路由器的所述队列之一的数据,而其第二输入端接收直接来自基础架构路由器的数据。
4.按照权利要求1所述的网络,其中,所述判优器包含:
-所述输入/输出路由器中的第一控制电路,配置成当数据到达所述输入/输出路由器的队列之一时,产生请求信号;以及一旦接收到确认信号,就使数据得到发送;以及
-所述基础架构路由器中的第二控制电路,配置成管理所述基础架构路由器的队列之间的优先级,并且一旦接收到请求信号,就按优先级管理方式包括所述输入/输出路由器的队列,而当所述第二控制电路确定所述输入/输出路由器的队列具有优先级时,就产生确认信号。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR09/04209 | 2009-09-04 | ||
FR0904209A FR2949879B1 (fr) | 2009-09-04 | 2009-09-04 | Noeuds d'entree/sortie d'un reseau sur puce torique. |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102014050A true CN102014050A (zh) | 2011-04-13 |
CN102014050B CN102014050B (zh) | 2015-04-29 |
Family
ID=42199603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201010275232.XA Active CN102014050B (zh) | 2009-09-04 | 2010-09-06 | 片上网络的输入/输出节点 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8503466B2 (zh) |
EP (1) | EP2312451B1 (zh) |
JP (1) | JP5583520B2 (zh) |
CN (1) | CN102014050B (zh) |
FR (1) | FR2949879B1 (zh) |
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JP2011061775A (ja) | 2011-03-24 |
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Date | Code | Title | Description |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |