CN101984492A - 一种降低闪存待机功耗的结构及其方法 - Google Patents

一种降低闪存待机功耗的结构及其方法 Download PDF

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本发明提供一种降低闪存待机功耗的结构，包括存储阵列、行译码器、列译码器和电压控制电路，所述列译码器与所述存储阵列通过位线相连，所述行译码器与所述存储阵列通过字线相连，其特征在于，所述电压控制电路与行译码器相连，用于降低所述行译码器的待机功耗；所述电压控制电路还与所述列译码器相连，用于降低所述列译码器的待机功耗。本发明在工艺制作完成后，通过电压控制电路提高行译码器启动单元的上拉单元的基底偏压，进而降低其阈值电压；电压控制电路提高列译码器启动单元的基底偏压，进而降低其阈值电压；降低所述行译码器和列译码器的待机功耗，进而在闪存待机时减小漏电功耗。

Description

一种降低闪存待机功耗的结构及其方法 
技术领域
本发明涉及集成电路设计领域，尤其涉及一种降低闪存待机功耗的结构及其方法。 
背景技术
闪存是一种重要的存储设备，闪存因为具有可多次进行数据读写，擦除，同时具有高密度、大容量、较低的读写操作耗时，以及非易失性，低功耗等特点而越来越广的被用于个人电脑，各种数字电子设备以及其他各种的数字存储设备领域；近年来，其工艺技术日趋成熟，成本价格逐渐降低，后端应用技术的日益完善，这些都大大的刺激了闪存市场的发展，使其逐渐在存储领域与硬盘的地位平凡秋色。在闪存制作过程中，由于工艺等问题，生产出来的芯片会在性能上有差别，一旦工艺制作阶段完成，单个产品由于工艺等问题在性能上的问题就很难优化，这会大大影响产量和成本，故要在封装前对每个产品进行性能测试。为简化测试过程，生产商通常采用内建自测电路(BIST，Built-in SelfTest)对产品进行检测，内建自测电路是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术，以此降低器件测试对自动测试设备(ATE)的依赖程度，提高产量和生产效率，降低成本。 
随着闪存的高密度，大容量，快读写速度的趋势，功耗成为技术人员日益关注的问题。在闪存中，行译码电路和列译码电路是产生闪存待机漏电功耗(待机功耗，Standby leakage power)的主要原因。在闪存待机时，闪存的容量非常大，闪存的行译码和列译码电路复杂，故在闪存进入待机状态时，行译码电路和列译码电路应都处于关断状态，但实际工艺制作完成后，行译码电路和列译码电路会出现漏电问题，复杂的行译码电路和列译码电路就有可能造成大量的漏电功耗。 
降低待机功耗的方法是提高基底偏压，进而降低阈值电压，进而在闪存待 机时减小漏电功耗。 
发明内容
本发明要解决的技术问题是，在闪存制作完成未封装前，在闪存正常工作要求下，降低待机功耗。 
为解决上述问题，本发明提供一种降低闪存待机功耗的结构，包括存储阵列、行译码器、列译码器和电压控制电路，所述列译码器与所述存储阵列通过位线相连，所述行译码器与所述存储阵列通过字线相连，所述电压控制电路与行译码器相连，用于降低所述行译码器的待机功耗；所述电压控制电路还与所述列译码器相连，用于降低所述列译码器的待机功耗。 
进一步的，所述行译码器包括若干启动单元，所述启动单元互相并联，均与所述存储阵列相连，用于控制行译码器开启和关闭；所述启动单元均包括上拉单元，所述上拉单元输出端与所述存储阵列相连，所述上拉单元为MOS管，所述MOS管的基底与所述电压控制电路相连，所述电压控制电路用于提高所述MOS管的基底偏压。 
进一步的，所述列译码器包括若干选择单元，所述选择单元互相并联，均与所述存储阵列相连，用于选择输出路径；所述选择单元包括至少一个MOS管，所述MOS管互相串联，所述MOS管的基底与所述电压控制电路相连，所述电压控制电路用于提高所述MOS管的基底偏压。 
进一步的，所述电压控制电路包括内建自测电路和电压发生器，所述内建自测电路分别与所述存储阵列、所述电压发生器相连，所述内建自测电路对所述存储阵列进行扫描，向所述电压发生器发出电压修正信号，所述电压发生器分别与所述上拉单元、所述选择单元相连，所述电压发生器控制所述上拉单元和所述选择单元的电压。 
进一步的，所述电压控制电路给所述行译码器启动单元中上拉单元第一电压，给所述列译码器的选择单元第二电压，提高第一电压和第二电压，检测所述闪存读取时间是否符合要求，读取数据是否正确，如果所述读取时间符合要求，所述读取数据正确，则继续提高所述第一电压和第二电压，如果所述读取时间不符合要求或读取数据不正确，则设置上一次读取过程中所述第一电压和 第二电压值作为控制电压。 
进一步的，所述电压控制电路包括内建自测电路和电压发生器，所述内建自测电路发出电压修正信号给所述电压生成器，所述电压发生器根据电压修正信号发出第一电压给所述上拉单元，发出第二电压给所述选择单元，控制所述上拉单元和所述选择单元的电压。 
进一步的，所述行译码器包括若干启动单元，所述启动单元互相并联，均与所述存储阵列相连，用于控制行译码器开启和关闭；所述启动单元均包括上拉单元，所述上拉单元输出端与所述存储阵列相连，所述上拉单元为MOS管，所述MOS管的基底与所述电压发生器相连，所述电压发生器用于提高所述MOS管的基底偏压。 
进一步的，所述列译码器包括若干选择单元，所述选择单元互相并联，均与所述存储阵列相连，用于选择输出路径；所述选择单元包括至少一个MOS管，所述MOS管互相串联，所述MOS管的基底与所述电压发生器相连，所述电压发生器用于提高所述MOS管的基底偏压。 
综上所述，本发明在工艺制作完成后，通过电压控制电路提高行译码器启动单元的上拉单元的基底偏压，进而降低其阈值电压；电压控制电路提高列译码器启动单元的基底偏压，进而降低其阈值电压；降低所述行译码器和列译码器的待机功耗，进而在闪存待机时减小漏电功耗。 
附图说明
图1为本发明一实施例中降低闪存待机功耗的结构示意图。 
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的普通及说人员所熟知的一般替换也涵盖在本发明的保护范围内。 
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了 便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。 
本发明的核心思想是：通过将闪存结构中行译码器和列译码器的待机时的漏电功耗来降低闪存的待机功耗；降低行译码器和列译码器的漏电功耗是通过提高行译码器中开启单元中的上拉单元的阈值电压，以及提高列译码器选择单元的阈值电压的；提高行译码器上拉单元阈值电压是通过提高行译码器上拉单元中MOS管的衬底偏压，提高列译码器上拉单元阈值电压是通过提高列译码器选择单元中MOS管的衬底偏压的，通过采用内建自测电路和电压生成器调节行译码器上拉单元中MOS管的衬底偏压和列译码器选择单元中MOS管的衬底偏压可以有效降低闪存的待机功耗。 
结合上述思想，本发明提供一种降低闪存待机功耗的结构，图1为本发明中减低闪存待机功耗的结构示意图，参考图1，包括存储阵列10、行译码器20、列译码器30和电压控制电路40，所述列译码器30与所述存储阵列10通过位线相连，所述行译码器20与所述存储阵列10通过字线相连，所述电压控制电路40与行译码器20相连，用于降低所述行译码器20在关断时的漏电功耗；所述电压控制电路40还与所述列译码器30相连，用于降低所述列译码器30在关断时的漏电功耗。 
进一步的，所述行译码器30包括若干启动单元301，所述启动单元301互相并联，均与所述存储阵列10相连，用于控制行译码器20开启和关闭；所述启动单元201包括上拉单元201a，所述上拉单元201a输出端与所述存储阵列10相连，所述上拉单元201a为MOS管，所述MOS管的基底与所述电压控制电路40相连，所述电压控制电路40用于提高所述MOS管的基底偏压。降低所述MOS管的基地偏压，能够提高所述MOS管的阈值电压，在译码器处于关断状态时，所述MOS管处于关断状态，提高所述MOS管的阈值电压能够减小漏电电流。 
进一步的，所述列译码器30包括若干选择单元301，所述选择单元30互相并联，均与所述存储阵列10相连，用于选择输出路径；所述选择单元30包括至少一个MOS管，所述MOS管互相串联，所述MOS管的基底与所述电压控制电路40相连，所述电压控制电路40用于提高所述MOS管的基底偏压。降低所述MOS管的基地偏压，能够提高所述MOS管的阈值电压，在译码器处于关 断状态时，所述MOS管处于关断状态，提高所述MOS管的阈值电压能够减小漏电电流。 
进一步的，针对降低闪存待机功耗的结构，所述电压控制电路40包括内建自测电路401和电压发生器402，所述内建自测电路401分别与所述存储阵列10、所述电压发生器402相连，所述内建自测电路401对所述存储阵列10进行扫描，向所述电压发生器402发出电压修正信号，所述电压发生器402分别与所述上拉单元201、所述选择单元301相连，所述电压发生器402控制所述上拉单元201和所述选择单元301的电压。所述内建自测电路401与所述电压发生器402为闪存结构中常见电路，内建自测电路可以扫描存储阵列，检查存储阵列存储数据是否正确，同时采用内建自测电路401和电压发生器402在闪存封装前调整电压，能够降低闪存的功耗，同时不需要重新经过工艺制作，快速方便。 
在本发明中，针对降低闪存待机功耗的结构，所述行译码器的上拉单元为至少一个MOS管，所述电压发生器控制所述MOS管的基底偏压，进而控制所述MOS的阈值电压。所述列译码器的选择单元为至少一个MOS管，所述电压发生器改变所述MOS管的基底偏压，进而控制所述MOS的阈值电压。 
如图1所示，在本发明中，所述行译码器20包括多组开启单元201和译码单元，所述开启单元201包括上拉单元201a和下拉单元，上述术语为业内人士所熟知，这里就不详细介绍。在闪存处于待机状态时，上拉单元201a处于关断状态，但存在漏电电流，故多组上拉单元共同形成较大的漏电功耗，提高上拉单元201a的衬底偏压可以提高上拉单元201a的阈值电压，提高阈值电压可以降低关断时上拉单元201a的漏电电流。所述列译码器包括多组选择单元301，所述选择单元301包括多个MOS管串联，在闪存处于待机状态时，同样选择单元301处于关断状态，但存在漏电电流，提高选择单元301的衬底偏压可以提高选择单元301的阈值电压，提高阈值电压可以降低关断时选择单元301的漏电电流。 
进一步的，所述内建自测电路401发出电压修正信号给所述电压生成器402，所述电压发生器402根据电压修正信号发出第一电压给所述上拉单元201a，发出第二电压给所述选择单元301，控制所述上拉单元201a和所述选择单元301 的。 
综上所述，本发明在工艺制作完成后，通过电压控制电路提高行译码器启动单元的上拉单元的基底偏压，进而降低其阈值电压；电压控制电路提高列译码器启动单元的基底偏压，进而降低其阈值电压；降低所述行译码器和列译码器的待机功耗，进而在闪存待机时减小漏电功耗。 
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。 

Claims (8)

1.一种降低闪存待机功耗的结构，包括存储阵列、行译码器、列译码器和电压控制电路，所述列译码器与所述存储阵列通过位线相连，所述行译码器与所述存储阵列通过字线相连，其特征在于，所述电压控制电路与行译码器相连，用于降低所述行译码器的待机功耗；所述电压控制电路还与所述列译码器相连，用于降低所述列译码器的待机功耗。
2.如权利要求1所述的一种降低闪存待机功耗的结构，其特征在于，所述行译码器包括若干启动单元，所述启动单元互相并联，均与所述存储阵列相连，用于控制行译码器开启和关闭；所述启动单元均包括上拉单元，所述上拉单元输出端与所述存储阵列相连，所述上拉单元为MOS管，所述MOS管的基底与所述电压控制电路相连，所述电压控制电路用于提高所述MOS管的基底偏压。
3.如权利要求1所述的一种降低闪存待机功耗的结构，其特征在于，所述列译码器包括若干选择单元，所述选择单元互相并联，均与所述存储阵列相连，用于选择输出路径；所述选择单元包括至少一个MOS管，所述MOS管互相串联，所述MOS管的基底与所述电压控制电路相连，所述电压控制电路用于提高所述MOS管的基底偏压。
4.如权利要求1所述的一种降低闪存待机功耗的结构，其特征在于，所述电压控制电路包括内建自测电路和电压发生器，所述内建自测电路分别与所述存储阵列、所述电压发生器相连，所述内建自测电路对所述存储阵列进行扫描，向所述电压发生器发出电压修正信号，所述电压发生器分别与所述上拉单元、所述选择单元相连，所述电压发生器控制所述上拉单元和所述选择单元的电压。
5.如权利要求1所述的降低闪存待机功耗的方法，其特征在于，所述电压控制电路给所述行译码器启动单元中上拉单元第一电压，给所述列译码器的选择单元第二电压，提高第一电压和第二电压，检测所述闪存读取时间是否符合要求，读取数据是否正确，如果所述读取时间符合要求，所述读取数据正确，则继续提高所述第一电压和第二电压，如果所述读取时间不符合要求或读取数据不正确，则设置上一次读取过程中所述第一电压和第二电压值作为控制电压。
6.如权利要求5所述的降低闪存待机功耗的方法，其特征在于，所述电压控制电路包括内建自测电路和电压发生器，所述内建自测电路发出电压修正信号给所述电压生成器，所述电压发生器根据电压修正信号发出第一电压给所述上拉单元，发出第二电压给所述选择单元，控制所述上拉单元和所述选择单元的电压。
7.如权利要求5所述的一种降低闪存待机功耗的方法，其特征在于，所述行译码器包括若干启动单元，所述启动单元互相并联，均与所述存储阵列相连，用于控制行译码器开启和关闭；所述启动单元均包括上拉单元，所述上拉单元输出端与所述存储阵列相连，所述上拉单元为MOS管，所述MOS管的基底与所述电压发生器相连，所述电压发生器用于提高所述MOS管的基底偏压。
8.如权利要求5所述的一种降低闪存待机功耗的方法，其特征在于，所述列译码器包括若干选择单元，所述选择单元互相并联，均与所述存储阵列相连，用于选择输出路径；所述选择单元包括至少一个MOS管，所述MOS管互相串联，所述MOS管的基底与所述电压发生器相连，所述电压发生器用于提高所述MOS管的基底偏压。
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