CN101968642B - 一种基于fpga高速通讯方法的横机数控系统 - Google Patents

一种基于fpga高速通讯方法的横机数控系统 Download PDF

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Abstract

本发明涉及一种基于FPGA高速通讯方法的横机数控系统。它包括带ARM模块的管理层，带DSP模块和FPGA模块的协调层、执行层，其特征在于所述ARM模块和FPGA模块之间建有双口RAM高速通讯模块，该模块上设有独立的读写有效引脚。本发明具有的突出的实质性特点：设有双口RAM高速通讯模块，该模块上设有独立读、写的引脚，使各层信号匹配，防止信号占用时间，防止冲突，以及采用FPGA模块内部丰富的逻辑资源，以软件编程的方式实现双口RAM高速通讯的方法，提高管理层与协调层之间数据通讯效率，从而提高了织造效率。该控制系统的控制方法不仅提高了通讯速率，而且具有很强的抗干扰性和通用性等特点。

Description

一种基于FPGA高速通讯方法的横机数控系统
所属技术领域
本发明涉及一种横机数控系统，尤其涉及一种基于FPGA高速通讯方法的横机数控系统，提高管理层与协调层之间数据通讯效率。
背景技术
横机数控系统中管理层与协调层之间存在高速数据通讯，两层之间数据通讯的效率和稳定性直接影响了整个系统的性能。目前主要采用串行通讯方式，比如RS232/485、CAN等。而串行通讯的速率已无法满足横机数控系统的高速通讯需求。
发明内容
本发明的目的在于提供一种横机机头高速换向控制方法及其控制系统，设有双口RAM高速通讯模块，该模块上设有独立读、写的引脚，使各层信号匹配，防止信号占用时间，防止冲突，以及采用FPGA模块内部丰富的逻辑资源，以软件编程的方式实现双口RAM高速通讯的方法，提高管理层与协调层之间数据通讯效率，从而提高了织造效率。
本发明解决现有技术问题所采用的技术方案是：一种基于FPGA高速通讯方法的横机数控系统，包括带ARM模块的管理层，带DSP模块和FPGA模块的协调层、执行层，其特征在于所述ARM模块和FPGA模块之间建有双口RAM高速通讯模块，该模块上设有独立的读写有效引脚。在ARM模块和FPGA模块之间建有双口RAM高速通讯模块，以及FPGA模块内部丰富的逻辑资源，以软件编程的方式实现双口RAM高速通讯的方法使各层信号匹配，防止信号占用时间，防止冲突，有利于提高管理层与协调层之间数据通讯效率。
作为对上述技术方案的进一步完善和补充，本发明采用如下技术措施：所述的双口RAM高速通讯模块包括四个子模块：双口RAM核心模块、双端总线接口匹配模块、PLL模块、总线时序匹配模块；
所述的双口RAM核心模块与ARM模块通讯连接；
所述的双端总线接口匹配模块的一端连接ARM模块和双口RAM核心模块，另一端连接DSP模块和双口RAM核心模块；
所述的PLL模块与双口RAM核心模块的两端口通讯连接；
所述的总线时序匹配模块与DSP模块和ARM模块通讯连接。
双口RAM核心模块的系统参数、双端总线接口匹配模块、总线时序匹配模块和PLL模块的参数都可以根据系统要求更改，其中，双口RAM核心模块集成了双端总线接口匹配模块和总线时序匹配模块，可独立工作，无需再配置其他逻辑器件，具有较高的集成度和稳定性。
所述的双口RAM核心模块上设有读写有效引脚和时钟引脚，所述双口RAM核心模块中的读写控制信号线和数据线通过时序匹配后分别与读写有效引脚和时钟引脚通讯连接；所述的双端总线接口匹配模块与ARM模块中的数据总线和地址总线通讯连接形成信号线，该信号线与双口RAM核心模块通讯连接。在Quartus II软件中，将FPGA模块内部的M9K模块配置成双口RAM核心模块，并将双口RAM核心模块的存储空间设置为16K*8bits，即数据位宽设为8位，地址位宽设为14位。将双口RAM核心模块上的数据总线、地址总线、读写控制信号线和数据有效信号线连接到双端总线接口匹配模块，形成与双口RAM匹配的信号线。然后，匹配后的地址总线和数据总线直接连接到双口RAM的地址总线和数据总线接口上；匹配后的读写有效信号再经总线时序匹配模块后，连接到双口RAM核心模块的相应引脚上。
所述的双端总线接口匹配模块包括读写有效信号的匹配模块和数据总线和地址总线，所述数据总线和地址总线又与三态缓冲器通讯连接，三态缓冲器的使能端分别接收经匹配后的读、写使能信号。双口RAM核心模块通讯涉及ARM模块、DSP模块与双口RAM核心模块之间的读写操作，然而，三者的总线接口各不相同，所以不能直接对接，需匹配后才能连接在一起。以ARM模块为例，ARM模块的读写控制信号要和数据有效信号、地址片选信号相与并取反之后才能形成与双口RAM核心模块匹配的读写有效信号。
三态缓冲器有利于控制双端总线接口匹配模块上的信号占用时间，防止总线冲突。
所述的PLL模块以外部10MHZ有源晶振为时钟源，经倍频后，其工作频率设为300MHZ。将双口RAM核心模块的两个端口都设成同一工作频率，以统一读写时钟频率。时钟信号由PLL模块提供。
按照双口RAM核心模块的读使能信号、写使能信号以及时钟信号，所述总线时序匹配模块对DSP模块、ARM模块上的读使能信号、写使能信号以及时钟信号进行匹配，使DSP模块、ARM模块上的信号与双口RAM上的相应信号同步，达到时序匹配；当DSP模块或ARM模块进行一次读、写操作时，总线时序匹配模块定时扫描DSP模块、ARM模块上的读写信号，当读、写使能信号有效，且总线时序匹配模块捕捉到DSP、ARM上的时钟上升沿时，使双口RAM上对应引脚有效，此时，DSP模块或ARM模块完成一次读、写操作；经过三个时钟周期后，清除DSP模块或ARM模块上的读、写使能信号以及时钟信号，一次读、写操作结束。该控制系统的控制方法不仅提高了通讯速率，而且具有很强的抗干扰性和通用性等特点。
所述ARM模块为S3C2440，所述DSP模块为TMS320LF2812，所述FPGA为EP3C10E144C8，所述双口RAM核心模块为由内嵌于FPGA内的M9K模块。
本发明具有的突出的实质性特点：设有双口RAM高速通讯模块，该模块上设有独立读、写的引脚，使各层信号匹配，防止信号占用时间，防止冲突，以及采用FPGA模块内部丰富的逻辑资源，以软件编程的方式实现双口RAM高速通讯的方法，提高管理层与协调层之间数据通讯效率，从而提高了织造效率。该控制系统的控制方法不仅提高了通讯速率，而且具有很强的抗干扰性和通用性等特点。
附图说明
图1为本发明的控制系统示意图；
图2为本发明中管理层和协调层通过双口RAM高速通讯模块连接的结构示意图；
图3为本发明中双口RAM核心模块结构示意图；
图4为本发明中双口RAM核心模块内部逻辑框图；
图5为本发明DSP模块向ARM模块发送一帧数据完成一次的流程图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步的说明。
实施例：一种基于FPGA高速通讯方法的横机数控系统，如图1和图2所示，包括带ARM模块的管理层，带DSP模块和FPGA模块的协调层、执行层，ARM模块和FPGA模块之间建有双口RAM高速通讯模块，该模块上设有独立的读写有效引脚。ARM模块为S3C2440，所述DSP模块为TMS320LF2812，所述FPGA为EP3C10E144C8，所述双口RAM核心模块为由内嵌于FPGA内的M9K模块。在ARM模块和FPGA模块之间建有双口RAM高速通讯模块，以及FPGA模块内部丰富的逻辑资源，以软件编程的方式实现双口RAM高速通讯的方法使各层信号匹配。
双口RAM高速通讯模块包括四个子模块：双口RAM核心模块、双端总线接口匹配模块、PLL模块、总线时序匹配模块；双口RAM核心模块与ARM模块通讯连接；双端总线接口匹配模块的一端连接ARM模块和双口RAM核心模块，另一端连接DSP模块和双口RAM核心模块；PLL模块与双口RAM核心模块的两端口通讯连接；总线时序匹配模块与DSP模块和ARM模块通讯连接。
如图3所示，双口RAM核心模块上还设有时钟引脚，双口RAM核心模块中的读写控制信号线和数据线通过时序匹配后分别与读写有效引脚和时钟引脚通讯连接；双端总线接口匹配模块与ARM模块中的数据总线和地址总线通讯连接形成信号线，该信号线与双口RAM核心模块通讯连接。如图4所示，说明双口RAM核心模块内部原理。首先，将ARM模块的数据总线、地址总线、读写控制信号线和数据有效信号线连接到双端总线接口匹配模块，形成与双口RAM核心模块匹配的信号线。然后，匹配后的地址总线和数据总线直接连接到双口RAM核心模块的地址总线和数据总线接口上；匹配后的读写有效信号再经时序匹配后，连接到双口RAM核心的相应引脚上。
双端总线接口匹配模块包括读写有效信号的匹配模块和数据总线和地址总线，所述数据总线和地址总线又与三态缓冲器通讯连接，三态缓冲器的使能端分别接收经匹配后的读、写使能信号。
PLL模块以外部10MHZ有源晶振为时钟源，经倍频后，其工作频率设为300MHZ。将双口RAM核心模块的两个端口都设成同一工作频率，以统一读写时钟频率。时钟信号由PLL模块提供。
按照双口RAM核心模块的读使能信号、写使能信号以及时钟信号，所述总线时序匹配模块对DSP模块、ARM模块上的读使能信号、写使能信号以及时钟信号进行匹配，使DSP模块、ARM模块上的信号与双口RAM上的相应信号同步，达到时序匹配；当DSP模块或ARM模块进行一次读、写操作时，总线时序匹配模块定时扫描DSP模块、ARM模块上的读写信号，当读、写使能信号有效，且总线时序匹配模块捕捉到DSP、ARM上的时钟上升沿时，使双口RAM上对应引脚有效，此时，DSP模块或ARM模块完成一次读、写操作；经过三个时钟周期后，清除DSP模块或ARM模块上的读、写使能信号以及时钟信号，一次读、写操作结束。
管理层以ARM为核心CPU构建的管理系统。一方面负责本地信息管理：花型管理，文件管理、参数管理、测试管理，同时采集、处理大量来自协调层的实时数据管理等；另一方面负责与企业信息化管理进行数据交互，实现生产数据的管理，从而完成综合目标的优化管理。协调层以DSP+FPGA为核心CPU构建的协调层系统。该级主要负责解释并执行管理层发送的指令和监视各执行级子系统反馈的运行状况。协调层将管理层发送的指令及花型数据解析成具体的动作数据，发送给各个执行级子系统；同时负责接收横机运行过程中的重要参数以及各种异常信号、保护信号等，并传送给管理层。执行层以DSP为核心CPU构建的执行系统。该系统主要负责接收从协调层发送的指令，通过逻辑器件和功率放大驱动执行部件动作，并利用传感器将部分执行部件的动作状况反馈给协调层系统。
总线时序匹配模块(VHDL)程序：
if(enw_in or enr_in)＝’1’then
  if clk_in’event and clk_in＝’0’then
     if flag＝0 then
        flag:＝1；
     elsif flag＝1then
        cnt:＝cnt+1；
        if cnt＝3 then
           cnt:＝0；
           flag:＝2；
        end if；
     end if；
  end if；
  if flag＝1then
     if enw_in＝’1’then
        enw out＜＝’1’；
            end if；
        if enr_in＝’1’then
           enr_out＜＝’1’；
        end if；
        clk_out＜＝c lk in；
    else
          clk_out＜＝’0’；enw_out＜＝’0’；
          enr_out＜＝’0’；
    end if；
else
      flag:＝0；cnt:＝0；clk_out＜＝’0’；
      enw_out＜＝’0’；enr_out＜＝’0’；
    end if；
其中，自定义数据帧格式：中断标志域+控制域+数据域。中断标志域为数据传输的中断标志，控制域为传输的参数信息，数据域为传输的数据。
如图5所示，发送数据时，双口ARM核心模块首先将发送数据的类别信息填充到双口ARM核心模块上的控制域，然后将要发送的数据填充到双口ARM核心模块上的数据域，最后设置相应的中断标志位。
接收数据时，DSP模块接收方不断扫描相应的中断标志位，当中断标志有效时则开始接收数据。开始接收数据时，首先，读取并判断控制域信息；然后，读取相应的传输数据；最后清除中断标志位，完成一次接收数据的过程。

Claims (6)

1.一种基于FPGA高速通讯方法的横机数控系统，包括带ARM模块的管理层，带DSP模块和FPGA模块的协调层、执行层，其特征在于所述ARM模块和FPGA模块之间建有双口RAM高速通讯模块，该模块上设有独立的读写有效引脚；
所述的双口RAM高速通讯模块包括四个子模块：双口RAM核心模块、双端总线接口匹配模块、PLL模块、总线时序匹配模块；
所述的双口RAM核心模块与ARM模块通讯连接；
所述的双端总线接口匹配模块的一端连接ARM模块和双口RAM核心模块，另一端连接DSP模块和双口RAM核心模块；
所述的PLL模块与双口RAM核心模块的两端口通讯连接；
所述的总线时序匹配模块与DSP模块和ARM模块通讯连接。
2.根据权利要求1所述的一种基于FPGA高速通讯方法的横机数控系统，其特征在于所述的双口RAM核心模块上还设有时钟引脚，所述双口RAM核心模块中的读写控制信号线和数据线通过时序匹配后分别与读写有效引脚和时钟引脚通讯连接；所述的双端总线接口匹配模块与ARM模块中的数据总线和地址总线通讯连接形成信号线，该信号线与双口RAM核心模块通讯连接。
3.根据权利要求1或2所述的一种基于FPGA高速通讯方法的横机数控系统，其特征在于所述的双端总线接口匹配模块包括读写有效信号的匹配模块和数据总线和地址总线，所述数据总线和地址总线又与三态缓冲器通讯连接，三态缓冲器的使能端分别接收经匹配后的读、写使能信号。
4.根据权利要求3所述的一种基于FPGA高速通讯方法的横机数控系统，其特征在于所述的PLL模块以外部10MHZ有源晶振为时钟源，经倍频后，其工作频率设为300MHZ。
5.根据权利要求4所述的一种基于FPGA高速通讯方法的横机数控系统，其特征在于按照双口RAM核心模块的读使能信号、写使能信号以及时钟信号，所述总线时序匹配模块对DSP模块、ARM模块上的读使能信号、写使能信号以及时钟信号进行匹配，使DSP模块、ARM模块上的信号与双口RAM上的相应信号同步，达到时序匹配；当DSP模块或ARM模块进行一次读、写操作时，总线时序匹配模块定时扫描DSP模块、ARM模块上的读写信号，当读、写使能信号有效，且总线时序匹配模块捕捉到DSP、ARM上的时钟上升沿时，使双口RAM上对应引脚有效，此时，DSP模块或ARM模块完成一次读、写操作；经过三个时钟周期后，清除DSP模块或ARM模块上的读、写使能信号以及时钟信号，一次读、写操作结束。
6.根据权利要求5所述的一种基于FPGA高速通讯方法的横机数控系统，其特征在于所述ARM模块为S3C2440，所述DSP模块为TMS320LF2812，所述FPGA为EP3C10E144C8，所述双口RAM核心模块为由内嵌于FPGA内的M9K模块。
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