CN101964003B - 一种集成电路可靠性分析方法和装置 - Google Patents

Abstract

本发明涉及一种集成电路可靠性分析方法和装置，该分析方法建立了同时考虑NBTI效应和工艺参数扰动的单元电路延时老化随机分析基准模型，提出了缩放函数以及等效老化时间概念来快速从基准模型求解单元电路在实际工作环境下的延时统计分布，提出了一种电路的预裁剪过程，降低了可靠性分析的复杂度。本发明的装置包括输入单元、输出单元、程序存储单元、外部总线、内存、存储管理单元、输入输出桥接单元、系统总线和处理器。本发明同时考虑了工艺参数扰动、NBTI效应和电路工作环境对可靠性的影响，利用缩放函数、等效老化时间及预裁剪技术可以有效降低可靠性分析的复杂度，实现对超大规模集成电路考虑工艺偏差的可靠性的快速分析。

Description

一种集成电路可靠性分析方法和装置

技术领域

本发明属于集成电路技术领域，具体涉及一种考虑工艺参数扰动和NBTI效应的集成电路可靠性分析方法和装置。

技术背景

随着CMOS集成电路特征尺寸进入纳米尺度，集成电路的使用寿命及可靠性成为了集成电路设计中严峻的挑战。集成电路的可靠性是由集成电路的工艺参数扰动和电路工作时的老化因素共同作用所决定的(1)。集成电路特征尺寸的减小增加了准确制造的难度，制造中引起的几何和电学参数的扰动，比如器件的有效沟道长度，阈值电压等，都给器件的性能和可靠性带来了较大影响。同时，器件运行时的一些老化因素，比如电迁移，反向偏置温度不稳定性(NBTI)等，也成为了电路设计者所广泛关注的电路可靠性问题。在纳米尺度工艺中，NBTI效应已经成为影响电路可靠性的首要因素(2)(3)。NBTI效应是因为当PMOS器件反向偏置时(即V_gs＝-V_dd)，其硅和氧化层中间形成缺陷而造成的。在NBTI效应下，PMOS器件的阈值电压会随着时间增加，从而导致器件性能随时间下降。

尽管对于单独地考虑工艺参数扰动或者NBTI效应对于电路性能的影响，国际上已有很多分析方法(4)～(11)，但是这些方法都独立地分析工艺参数扰动或者NBTI效应，而没有考虑到这两者的相互作用对电路的性能和可靠性产生的共同影响。一方面，如(8)指出的，NBTI效应造成的PMOS阈值电压的偏移量，不仅受器件实际工作环境(温度和信号占空比)的影响，而且受到工艺参数扰动的影响(例如氧化层厚度和初始阈值电压)。因此，由于制造中引入的工艺参数扰动，NBTI效应也应该作为一个随机过程进行分析。另一方面，随着器件工作时间的推进，电路的时序统计特性也会被NBTI效应以及工艺参数扰动所改变。

在同时考虑工艺参数扰动和NBTI效应的电路分析方面，目前国际上有以下几个方法。文献(12)把NBTI引起的阈值偏移(ΔV_th)作为随机变量分析，但是没有考虑到其他工艺参数扰动对阈值偏移的影响。文献(13)在对标准库单元的分析和优化中同时考虑了NBTI和工艺参数扰动的因素，但是这一方法基于最坏情况对NBTI效应进行分析，忽略了电路本身工作环境的影响，用这样的方法分析的结果是过度悲观的，(13)中也提到准确度可能与正常工作情况下的器件差30倍。文献(14)比较完整地分析了阈值电压扰动对NBTI效应的影响，但是其分析都是针对某一条路径而不是整个电路。这一分析方法不能考虑到实际电路中庞大规模的路径之间的相关性，从而对分析精度造成损失。

参考文献

(1)M.Alam，K.Kang，B.C.Paul，and K.Roy.Reliability-and process-variation aware design ofVLSI design.In IPFA，India，2007.

(2)S.Chakravarithi，A.T.Krishman，V.Reddy，C.F.Machala，and S.Krishnan.A comprehensiveframework for predictive modeling of negative bias temperature instability.In AnnualInternational Reliabilty Physics Symposium，Phoenix，2004.

(3)K.Kang，S.P.Park，K.Roy，and M.A.Alam.Estimation of statistical variation in temporalNBTI degradation and its impact on lifetime circuit performace.In ICCAD，2007.

(4)X.Li.Asymptotic probability extraction for non-normal distribution of circuit.In ICCAD，2004.

(5)S.Kumar，J.Li，C.Talarico，and J.Wang.A probabilistic collocation method based statisticalgate delay model considering process variations and multiple input switching.In DATE，2005.

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(7)S.Kumar，C.H.Kim，and S.Sapatnekar.NBTI-aware synthesis of digital circuits.In DAC，June2007.

(8)S.Bhardwaj，W.Wang，R.Vattikonda，Y.Cao，and S.Vrudhula.Predictive modeling of theNBTI effect for reliable design.In CICC，pages 189-192，Sept.2006.

(9)W.Wang，S.Yang，S.Bhaedwaj，R.Vattikonda，S.Vrudhula，F.Liu，and Y.Cao.The impact ofNBTI on the performance of combinational and sequential circuits.In DAC，June 2007.

(10)W.Wang，Z.Wei，S.Yang，and Y.Cao.An efficient method to identify critical gates undercircuit aging.In ICCAD，2007.

(11)B.Zhang and M.Orshansky.Modeling of nbti-induced pmos degradation under arbitrarydynamic temperature variation.In ISQED，2008.

(12)H.Kufluoglu and M.Alam.A generailized reaction-diffusion model with explicit H□H2dynamics for negative-bias temperature-instability(NBTI)degradation.IEEE Trans.onElectron Devices，54(5)：1101-1107，May 2007.

(13)S.Basu and R.Vemuri.Process variation and NBTI tolerant standard cells to improveparametric yield and lifetime of ICs.In ISVLSI，2007.

(14)W.-P.Wang，S.-Q.Yang，and Y.Cao.Node criticality computation for circuit timing analysisand optimization under NBTI effect.In ISQED，2008.

发明内容

本发明的目的是提供一种集成电路可靠性分析方法和装置，具体涉及一种同时考虑集成电路工艺参数扰动和NBTI效应影响的集成电路可靠性分析方法和装置。本发明可以实现对超大规模纳米尺度集成电路在工艺参数扰动和NBTI作用下的可靠性进行快速分析，为纳米尺度集成电路可靠性分析优化提供基础。具体而言，本发明的方法和装置将分析集成电路在工艺参数扰动和NBTI作用下，在工作指定时间后的统计延时分布。

为了达到上述目的，本发明的技术内容是：一种考虑工艺参数扰动和NBTI效应的集成电路可靠性分析方法和装置，其步骤如下：

步骤1：读取集成电路网表；同时考虑工艺参数扰动和NBTI作用，建立单元电路延时老化随机分析基准模型；

步骤2：读取需要分析统计时延分布的时间点；读取电路工作时经历的各个工作环境数据(工作温度及占空比)以及在各个工作环境的工作时间长度；

步骤3：根据电路网表建立用于电路时序分析的电路图，对电路图进行一次快速裁剪，删除不关键的路径；

步骤4：针对电路工作指定时间所经历的各个输入端信号占空比情况，对电路进行逻辑仿真，得到在各个输入端信号占空比情况下电路中每一个单元电路输入端的信号占空比数据；

步骤5：对于每一个单元电路，将单元电路工作时经历的多个工作环境(包括工作温度和输入端信号占空比)的老化时间等效为在单一工作环境下的等效老化时间；

步骤6：对于每一个单元电路，根据等效老化时间所对应的单一工作环境下的工作温度和信号占空比，使用缩放函数对单元电路的老化基准模型进行缩放得到器件在等效的单一工作环境下，工作等效老化时间后的统计延时模型，并表示成工艺参数的随机正交多项式展开形式；

步骤7：使用统计静态时序分析方法对整个电路进行分析得到电路在所关心的时间点上的统计延时分布。

其中，步骤1所述单元电路延时老化随机分析基准模型的建模方法按下述步骤：

步骤101：读取单元电路的电路特性数据以及工艺参数统计特性；

步骤102：读取并设定单元电路的基准温度和输入信号占空比；

步骤103：根据工艺参数的统计特性采用稀疏网格法建立采样点；

步骤104：在每一个采样点上得到器件NBTI引起的阈值电压偏移，通过电路模拟程序得到单元电路延时随时间偏移量；

分步骤1：得到在采样点上MOS器件的工艺参数以及NBTI引起的阈值电压偏移量；

分步骤2：得到在采样点上的单元电路的延时老化数据，即延时随时间的偏移量。

步骤105：利用采样点上的单元电路的延时老化数据，拟合得出在基准环境下(温度和占空比)单元电路延时随工艺参数扰动和时间变化的系数，获得同时考虑工艺参数扰动和NBTI效应的单元电路延时老化随机分析基准模型。

以上所述步骤可采用C、C++或FORTRAN等编程语言编译得到工艺参数扰动下集成电路可靠性分析程序。

一种采用上述集成电路可靠性分析方法工作的分析装置(312)，包括输入单元(302)、输出单元(303)、程序存储单元(305)、外部总线(310)、内存(306)、存储管理单元(307)、输入输出桥接单元(308)、系统总线(311)和处理器(309)。

所述输入单元(302)、输出单元(303)和程序存储单元(305)直接连接到所述外部总线(310)；外部总线(310)通过输入输出桥接单元(308)与所述系统总线(311)相连；所述内存(306)通过存储管理单元(307)连接到系统总线(311)；所述处理器(309)直接连接到系统总线(311)；在程序存储单元(305)中存储所述的工艺参数扰动下集成电路可靠性分析程序(304)；

所述分析装置(312)通过输入单元(302)输入待分析电路网表特征数据、单元电路老化基准模型、工作时间以及电路工作环境参数(301)至内存(306)；同时，可靠性分析程序(304)也被载入内存(306)；处理器(309)执行可靠性分析程序(304)对电路进行分析，分析结果经过输出单元(303)以图形或文本的形式提供给用户。

所述输入单元(302)可以是键盘、外部存储设备或网络连接；所述输出单元(303)可以是显示器或者打印机。

本发明集成电路可靠性分析方法和装置具有如下优点：

1.本发明提出的单元电路延时老化随机分析模型，首次同时考虑了工艺参数扰动和器件运行时环境对NBTI效应的影响，弥补了同领域工作的不足。老化模型的精度与蒙特卡罗测试的结果相比较，精度在5％以内，可以满足实际电路分析需求。

2.本发明提出了使用老化基准模型、缩放函数以及等效老化时间概念的快速超大规模电路延时老化分析方法，可以快速地从基准模型得到实际工作环境下每个单元电路的延时随时间的变化关系，并利用统计静态时序分析方法得到整个电路的统计延时随时间老化结果。

3.为了降低在不同工作环境配置下对同一个电路进行反复分析的复杂性，本发明还提出了一种对电路的预裁剪过程，删除了电路中的不关键的路径。经裁剪的电路，每次可靠性分析的时间比原来加快了10％～70％，而精度几乎保持不变。

附图说明

图1是本发明集成电路可靠性分析方法的流程图。

图2是本发明可靠性分析方法中单元电路基准随机模型建立的流程图。

图3是本发明集成电路可靠性分析装置的结构示意图。

图4是本发明可靠性分析方法实施到65nm工艺下ISCAS85电路实例的5年后可靠性分析统计结果。

具体实施方式

下面结合附图对本发明集成电路可靠性分析方法和装置作进一步说明。

在进行集成电路可靠性分析前，首先需要建立单元电路的延时老化随机分析模型。单元电路在零时刻未经过老化时，其延时

可以表示为

$d_0\left(\stackrel{r}{\mathrm{\ξ}}\right)=\underset{j=0}{\overset{P}{\mathrm{\Σ}}}{\hat{c}}_j{\mathrm{\Φ}}_j\left(\stackrel{r}{\mathrm{\ξ}}\right)$

其中是对高斯型工艺参数进行主元分析(PCA)后得到的相互独立的d维正态分布的随机向量，为d维正态分布随机向量

所构成的完备的Hermite正交多项式，Hermite正交多项式的具体形式见Janet Wang等人2004年发表在IEEE/ACM International Conference on Computer Aided Design上的论文“Stochastic Analysis of Interconnect Performance in the Presence of ProcessVariations”。

在工作温度为T，输入信号占空比为α的情况下，由于NBTI效应单元电路在经过t时间老化之后延时相比零时刻延时

会产生一个偏移

即

$d(\stackrel{r}{\mathrm{\ξ}},T,\mathrm{\α},t)=d_0\left(\stackrel{r}{\mathrm{\ξ}}\right)+\mathrm{\Δd}(\stackrel{r}{\mathrm{\ξ}},T,\mathrm{\α},t)$

其中偏移

的模型如下

$\mathrm{\Δd}(\stackrel{r}{\mathrm{\ξ}},T,\mathrm{\α},t)=\underset{j=0}{\overset{P}{\mathrm{\Σ}}}{c}_j{\mathrm{\Φ}}_j\left(\stackrel{r}{\mathrm{\ξ}}\right)e^{-\frac{n{E}_{\mathrm{\α}}}{\mathrm{kT}}}{\left(\frac{\mathrm{\α}}{1-\mathrm{\α}}\right)}^n{t}^n---\left(1\right)$

其中n是氢原子/分子扩散系数，k是玻尔兹曼常数，E_α是老化系数。{c_j}_j＝0 ^P是P+1个待拟合系数。公式(1)反映了由NBTI效应引起的单元电路延时偏移与工艺参数扰动、工作温度、工作时输入信号占空比以及时间的关系。在某一基准工作温度T_ref和基准输入信号占空比α_ref下，可以通过建模过程拟合出系数{c_j}_j＝0 ^P，建立同时考虑工艺参数扰动和NBTI效应的的单元电路延时老化随机分析基准模型

$\mathrm{\Δd}(\stackrel{r}{\mathrm{\ξ}},T_{\mathrm{ref}},{\mathrm{\α}}_{\mathrm{ref}},t)=\underset{j=0}{\overset{P}{\mathrm{\Σ}}}{c}_j{\mathrm{\Φ}}_j\left(\stackrel{r}{\mathrm{\ξ}}\right)e^{-\frac{n{E}_{\mathrm{\α}}}{k{T}_{\mathrm{ref}}}}{\left(\frac{{\mathrm{\α}}_{\mathrm{ref}}}{1-{\mathrm{\α}}_{\mathrm{ref}}}\right)}^n{t}^n---\left(2\right)$

这一基准随机模型建立过程如图2所示，包含以下步骤：

步骤101：读取单元电路特性数据以及工艺参数统计特性。电路特性数据包括单元电路SPICE网表，实现单元电路所使用的SPICE工艺库。工艺参数统计特性数据包括s个随机工艺参数的名称、均值和方差以及协方差矩阵。

步骤102：读取并设定器件的基准温度(T_ref)和基准输入信号占空比(α_ref)。

步骤103：根据扰动工艺参数的统计特性建立稀疏网格采样点。

对于一组s个高斯型随机工艺参数 $\stackrel{r}{p}=\{p_1,p_2,L,p_s\},$ 根据其协方差矩阵，通过Jolliffe I.T.等人2002年在Springer出版著作Principal Component Analysis第二版中的主元分析方法，可以得到一组独立的d维的正态分布的随机变量 $\stackrel{r}{\mathrm{\ξ}}=\{{\mathrm{\ξ}}_1,{\mathrm{\ξ}}_2,L,{\mathrm{\ξ}}_d\},$

和

满足以下关系：

$\stackrel{r}{p}=T\stackrel{r}{\mathrm{\ξ}}---\left(3\right)$

这里T∈R^s×d。根据

向量的维度以及精度要求，采用Dongbin Xiu等人2005年在SIAM Journal on Scientific Computing中发表论文“High-Order CollocationMethods for Differential Equations with Random Inputs”中的稀疏网格(sparse grid)生成方法产生出一组随机参数采样点：

其中N是采样点的个数。根据(3)式，将采样点

映射到实际工艺参数采样点

步骤104：在每一个实际工艺参数采样点上得到MOS器件工作指定时间t_i后由NBTI引起的阈值电压偏移，并通过电路模拟程序得到单元电路在工作t_i后的延时相对零时刻延时的偏移。具体分步骤如下：

分步骤1：得到在采样点上MOS器件工作指定时间t_i后的阈值电压偏移量。

根据文献(8)，NBTI造成的阈值电压随时间偏移量为：

$\mathrm{\Δ}{V}_{\mathrm{th}}\left(t\right)={\left(\frac{\sqrt{K_v^2{\mathrm{\α}}_{\mathrm{ref}}{T}_{\mathrm{clk}}}}{1-{\mathrm{\β}}_t^{1/2n}}\right)}^{2n}---\left(4\right)$

其中

$K_v={\left(\frac{{\mathrm{qt}}_{\mathrm{ox}}}{{\mathrm{\ϵ}}_{\mathrm{ox}}}\right)}^3{K}^2{C}_{\mathrm{ox}}(V_{\mathrm{gs}}-V_{\mathrm{th}})\sqrt{C}{e}^{\frac{2E_{\mathrm{ox}}}{\mathrm{Eo}}}---\left(5\right)$

$C=T_o^{-1}{e}^{-\frac{E_{\mathrm{\α}}}{{\mathrm{kT}}_{\mathrm{ref}}}}---\left(6\right)$

${\mathrm{\β}}_t=1-\frac{2{\mathrm{\θ}}_1{t}_e+\sqrt{{\mathrm{\θ}}_{2}C(1-\mathrm{\α})T_{\mathrm{clk}}}}{2t_{\mathrm{ox}}-\sqrt{C}t}---\left(7\right)$

上述公式中，T_ref为基准工作温度，α_ref为基准输入信号占空比，T_clk表示时钟周期，参数T₀K，θ₁，θ₂是文献(8)中定义的常数，t_e是氢原子的扩散距离，n是氢原子/分子扩散系数，k是玻尔兹曼常数，E_α是老化系数，q表示一个电子的电荷。V_th，t_ox，C_ox表示MOS管的阈值电压、栅氧层厚度和单位面积栅电容这三个工艺参数，V_gs表示MOS管栅极源极之间的电压。公式(5)和(7)中包含了工艺参数(V_th，t_ox，C_ox)对阈值电压偏移的影响。将实际工艺参数采样点 ${\stackrel{r}{p}}_i=\{V_{\mathrm{th}}^i,t_{\mathrm{ox}}^i,C_{\mathrm{ox}}^i,L\}$ 及时间点t_i带入到公式(4)，即可得到器件在该工艺参数采样点下的阈值偏移量ΔV_th，i(t_i)。

分步骤2：得到在采样点

上的单元电路延时老化数据Δd_i。

用阈值电压偏移量ΔV_th，i(t_i)修正器件在零时刻的阈值电压：

V_th，i＝V_th0，i+ΔV_th，i(t_i)              (8)

就得到了器件在t_i时刻的阈值电压，将修正后的阈值电压代入到电路模拟器中，在采样点对应的工艺参数下进行仿真得到单元电路的延时d_i。将此延时与单元电路在零时刻和在采样点

对应的工艺参数下的延时d_0，i相减得到在采样点

单元电路延时随时间老化的偏移量：

Δd_i＝d_0，i-d_i                            (9)

步骤105：收集N个采样点上的延时偏移量数据{Δd_i}_i＝1 ^N，并回归得到模型(2)中的待定系数{c_j}_j＝0 ^P。

根据单元电路延时老化随机分析基准模型(2)和采样过程，构建一个N×(P+1)的线性方程组：

$\left[\begin{array}{cccc}{\mathrm{\Φ}}_0\left({\stackrel{r}{\mathrm{\ξ}}}_1\right)& {\mathrm{\Φ}}_1\left({\stackrel{r}{\mathrm{\ξ}}}_1\right)& L& {\mathrm{\Φ}}_P\left({\stackrel{r}{\mathrm{\ξ}}}_1\right)\\ {\mathrm{\Φ}}_0\left({\stackrel{r}{\mathrm{\ξ}}}_2\right)& {\mathrm{\Φ}}_1\left({\stackrel{r}{\mathrm{\ξ}}}_2\right)& L& {\mathrm{\Φ}}_P\left({\stackrel{r}{\mathrm{\ξ}}}_2\right)\\ M& M& M& M\\ {\mathrm{\Φ}}_0\left({\stackrel{r}{\mathrm{\ξ}}}_N\right)& {\mathrm{\Φ}}_1\left({\stackrel{r}{\mathrm{\ξ}}}_N\right)& L& {\mathrm{\Φ}}_P\left({\stackrel{r}{\mathrm{\ξ}}}_N\right)\end{array}\right]\left[\begin{array}{c}{c}_0\\ c_1\\ M\\ c_P\end{array}\right]=\left[\begin{array}{c}\mathrm{\Δ}{d}_1\\ \mathrm{\Δ}{d}_2\\ M\\ \mathrm{\Δ}{d}_N\end{array}\right]{\mathrm{ge}}^{\frac{n{E}_{\mathrm{\α}}}{k{T}_{\mathrm{ref}}}}{\left(\frac{{\mathrm{\α}}_{\mathrm{ref}}}{1-{\mathrm{\α}}_{\mathrm{ref}}}\right)}^{-n}{t}_i^{-n}---\left(10\right)$

其中左端矩阵和右端向量都为已知，通过最小二乘或者其他线性回归的方法解上述的方程即可得到系数{c_j}_j＝0 ^P的值。至此，同时考虑工艺参数扰动和器件运行时环境的器件性能老化随机分析基准模型(2)建立完毕。

本发明分析工艺参数扰动下集成电路可靠性的装置如图3中312所示，它包括输入单元302、输出单元303、程序存储单元305、外部总线310、内存306、存储管理单元307、输入输出桥接单元308、系统总线311和处理器309。

本电路可靠性分析装置对电路进行分析时，首先通过输入单元302输入待分析电路网表特性数据、单元电路老化基准模型、需要分析统计时延分布的时间点以及电路工作时经历的各个工作环境的数据(包括工作温度和输入端信号占空比)及工作时间长度301至内存306。输入单元可以是键盘、外部存储设备或网络连接。同时，储存在程序存储单元305的可靠性分析程序304也被载入内存。处理器309执行可靠性分析程序304对电路网表进行分析，分析结果经过输出单元以图形或文本的形式通过输出单元303提供给用户。这一装置的典型实例为一台包含4GB内存、Intel Xeon 3.0GHz处理器以及硬盘驱动器的工作站。处理器309利用Linux操作系统来执行程序存储单元305所存储的本发明所提出的工艺参数扰动下集成电路可靠性分析程序。

利用(2)式中的基准模型，考虑工艺参数扰动和NBTI效应，针对大规模集成电路在任意工作温度和输入信号占空比情况下的电路级可靠性分析方法如图1所示，具体实施步骤如下：

步骤1：读取电路网表，根据图2所述方法建立单元电路延时老化随机分析基准模型(2)。电路网表以门级电路连接的形式描述。

步骤2：读取需要分析统计时延分布的时间点t_a以及电路工作时经历的各个工作环境(工作温度、输入端信号占空比)以及在各个工作环境的工作时间长度。

步骤3：对电路图进行一次快速裁剪，删除不关键的电路路径。

考虑一个两输入逻辑门的两个输入的统计延时，假设其均值和标准差分别为μ₁，μ₁和σ₁，σ₂，如果μ₁，μ₁和σ₁，σ₂满足

μ₂-μ₁≥σ₁+σ₂

这说明这两个统计延时的概率密度函数相交较小，这一逻辑门的输出延时的统计特性由两个输入中延时均值较大的输入决定，而与两个输入中延时均值较小的输入无关。如果一个逻辑门的某一个输入的延时和输出延时满足

μ_out-μ_m≥σ_m+σ_out

其中μ_in，μ_out，σ_in和σ_out分别是逻辑门输入和输出节点延时的均值和标准差，则说明逻辑门的输出延时统计特性与这一输入的延时统计特性无关，也就是说这一输入路径不会影响整个电路的最坏延时，不是电路的关键路径。为保证电路经过老化之后这一路径仍然不是关键路径，本发明引入一个由用户指定的可靠性系数ε，由于工艺扰动和NBTI效应的影响，电路的延时增加最大不会超过零时刻延时的ε％，如果一个逻辑门的某一个输入的延时和输出延时满足

μ_out-μ_in(1+ε)≥(σ_in+σ_out)×(1+ε)(11)

则说明即使在经过老化之后，这一输入路径也不是电路的关键路径，可以被裁剪来加速后续的可靠性分析。此外，一次拓扑裁剪完成后，本发明还提出进行一次由输出到输入反向遍历所有逻辑门，如果一个逻辑门的所有输出边都被裁剪，则说明这个逻辑门不在电路的关键路径上，这个逻辑门及其所有的输入边都可以被裁剪。

经过裁剪后的电路规模将远小于原电路，这样大大加快了后续的电路可靠性分析。

步骤4：针对电路工作指定时间所经历的各个输入端信号占空比情况，对电路进行逻辑仿真，得到在各个输入端信号占空比情况下电路中每一个单元电路输入端的信号占空比数据。

根据由输入到输出的拓扑顺序访问每一个逻辑门，由逻辑门输入端的信号占空比以及逻辑门的逻辑功能计算出逻辑门输出端的信号占空比并传递给下一个逻辑门，从而得到所有逻辑门的输入端的信号占空比。

步骤5：对于每一个单元电路，将单元电路工作时经历的多个工作环境(包括工作温度和输入端信号占空比)的老化时间等效为在单一工作环境下的等效老化时间。

单元电路会经过多个工作环境(包括工作温度和输入端信号占空比)，这些工作环境分别表示为(T₁，α₁)，(T₂，α₂)，...，(T_n，α_n)。在上述n个工作环境下，单元电路的工作时间分别为t₁，t₂，L，t_n。由于单元电路的老化基准模型(2)表示的是在单一工作环境下，单元电路从零时刻起工作时间t后的延时相对于单元电路零时刻的延时的偏移。当电路先后在工作环境(T₁，α₁)，(T₂，α₂)，...，(T_n，α_n)下分别工作时间t₁，t₂，L，t_n后，无法直接利用老化基准模型(2)来获得电路在工作t＝t₁+t₂+...+t_n后的延时相对于零时刻的偏移。

本发明提出了等效时间的概念来解决单元电路工作环境切换时的延时老化分析问题。当电路工作环境从(T₁，α₁)切换到(T₂，α₂)时，其在(T₁，α₁)中经历t₁时段的延时偏移程度等效于在(T₂，α₂)中经历了T_eqv1时刻，即

$\mathrm{\Δd}(\stackrel{r}{\mathrm{\ξ}},T_2,{\mathrm{\α}}_2,t_{\mathrm{eqv}1})=\mathrm{\Δd}(\stackrel{r}{\mathrm{\ξ}},T_1,{\mathrm{\α}}_1,t_1)---\left(12\right)$

等效时间t_eqv1可以根据式(1)和式(12)得出：

t_eqv1＝t₁[R_T(T₂，T₁)R_α(α₂，α₁)]^1/n         (13)

根据等效时间的概念，单元电路在工作环境(T₁，α₁)，(T₂，α₂)，...，(T_n，α₁)分别工作t₁，t₂，L，t_n时间，可以利用式(12)和式(13)将(T₁，α₁)，(T₂，α₂)，...，(T_n-1，α_n-1)工作环境下的老化时间等效为(T_n，α_n)工作环境下的等效老化时间，方法如下：

利用(13)式，将在工作环境(T₁，α₁)中从零时刻起工作t₁时间等效为在(T₂，α₂)中从零时刻起工作T_eqv1时间，从而先在工作环境(T₁，α₁)中工作t₁时间，然后又在工作环境(T₂，α₂)中工作t₂时间等效于在工作环境(T₂，α₂)中从零时刻起工作t₂′＝t₂+T_eqv1。再利用类似(13)式的公式，在工作环境(T₂，α₂)工作t₂′时间可以进一步等效在(T₃，α₃)工作T_eqv2＝t₂′[R_T(T₃，T₂)R_α(α₃，α₂)]^1/n时间。先后在(T₁，α₁)，(T₂，α₂)和(T₃，α₃)分别工作t₁，t₂，t₃时间，等效于在(T₃，α₃)中从零时刻起工作t₃′＝t₃+t_eqv2。继续上述等效操作，直到将单元电路工作环境在(T₁，α₁)，(T₂，α₂)，...，(T_n，α_n)分别工作t₁，t₂，L，t_n时间等效为在(T_n，α_n)中从零时刻起工作t_n′时间。

步骤6：对于每一个单元电路，根据等效老化时间所对应的单一工作环境下的工作温度和信号占空比，使用缩放函数(15)-(16)对单元电路的老化基准模型进行缩放得到器件在等效的单一工作环境下，工作等效老化时间后的统计延时偏移，并表示成工艺参数的随机正交多项式展开形式。

基准延时模型在温度T_ref和信号占空比α_ref情况下建立，而对于电路中的单元电路i，在工作环境(T₁，α₁)，(T₂，α₂)，...，(T_n，α_n)分别工作t₁，t₂，L，t_n时间，在步骤5中等效为在工作环境(T_n，α_n)工作t_n′时间。根据公式(1)以及基准模型(2)，在工作环境(T_n，α_n)工作t_n′时间，单元电路i的延时偏移量

可以通过对基准模型

进行缩放来得到：

$\mathrm{\Δd}(\stackrel{r}{\mathrm{\ξ}},T_n,{\mathrm{\α}}_n,{t_n}^{\′})=\mathrm{\Δd}(\stackrel{r}{\mathrm{\ξ}},T_{\mathrm{ref}},{\mathrm{\α}}_{\mathrm{ref}},{t_n}^{\′})\·R_T\·R_{\mathrm{\α}}---\left(14\right)$

其中，

$R_T(T_{\mathrm{ref}},T_n)=\exp (\frac{n{E}_{\mathrm{\α}}}{k}\·\frac{T_n-T_{\mathrm{ref}}}{T_{\mathrm{ref}}{T}_n})---\left(15\right)$

和

$R_{\mathrm{\α}}({\mathrm{\α}}_{\mathrm{ref}},{\mathrm{\α}}_n)={\left(\frac{{\mathrm{\α}}_n(1-{\mathrm{\α}}_{\mathrm{ref}})}{{\mathrm{\α}}_{\mathrm{ref}}(1-{\mathrm{\α}}_n)}\right)}^n---\left(16\right)$

是缩放函数。

步骤7：使用统计静态时序分析方法对整个电路进行分析得到电路在每个所关心的时间点上的延时分布。

对于每个单元电路，得到在工作环境(T₁，α₁)，(T₂，α₂)，...，(T_n，α_n)分别工作t₁，t₂，L，t_n时间后单元电路延时的偏移量

利用它对单元电路的零时刻延时进行修正

$d\left(\stackrel{r}{\mathrm{\ξ}}\right)=d_0\left(\stackrel{r}{\mathrm{\ξ}}\right)+\mathrm{\Δd}(\stackrel{r}{\mathrm{\ξ}},T_n,{\mathrm{\α}}_n,{t_n}^{\′})---\left(17\right)$

就可以得到在电路运行t_a＝t₁+t₂+...+t_n时间段后的电路延时统计模型，并且以的随机正交多项式的形式表达。基于这个单元门延时统计模型，使用现有的统计静态时序分析方法就可以得到电路在工作指定时间t_a后的时序统计分布和成品率，即完成了考虑工艺参数扰动和NBTI效应的集成电路的可靠性分析。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面通过一些具体的实例进一步说明本发明。

同时考虑工艺参数扰动和电路运行时环境的单元电路性能可靠性随机分析基准模型建立的一个实施例是在基准温度为325K，输入信号占空比为0.5的工作环境下对65nm CMOS工艺下的各种逻辑门进行可靠性建模。对于每一个逻辑门，考虑六种工艺参数的扰动，分别为PMOS和NMOS的沟道长度、沟道宽度以及初始阈值电压。工艺扰动的标准差为其均值的10％。首先通过步骤103根据6个扰动工艺参数的均值、方差以及协方差矩阵，通过主元分析建立一个6维的正态分布的随机向量 $\stackrel{r}{\mathrm{\ξ}}=\{{\mathrm{\ξ}}_1,{\mathrm{\ξ}}_2,L,{\mathrm{\ξ}}_6\}.$ 并通过稀疏网格方法得到91个采样点。然后设定器件老化时间为5年，在这91个采样点上应用步骤104的方法得到每个采样点上的逻辑门延时偏移{Δd_i}_i＝1 ⁹¹。最后在通过步骤105线性回归得到每种逻辑门受随机工艺参数扰动影响下的NBTI引起的延时偏移表达式中的系数值。至此完成了每个逻辑门的可靠性模型的建立。表1是本发明可靠性基准模型与SPICE电路模拟器使用5000个采样点的蒙特卡罗分析结果比较表格。比较内容是受到6种工艺参数扰动的各种逻辑门在基准工作环境和实际工作环境(温度375K，信号占空比0.75，延时偏移通过公式(14)计算得到)下，其延时偏移量的均值和方差相对于SPICE的蒙特卡罗结果的误差。从表1可以看到由本发明的可靠性分析方法获得的基准老化模型的统计参数结果与SPICE电路模拟器的蒙特卡罗结果吻合非常好。即使在非基准工作环境中，通过基准模型所预测的器件延时老化量与SPICE的误差也在5％左右。本发明可靠性分析方法只需采样91次，远远小于SPICE电路模拟器的蒙特卡罗采样点数，相应地分析速度得到了大量提高。此外当基准模型建立后，根据工作环境的改变，器件老化度可以直接从基准模型利用公式(14)缩放得到，无需重复建模。

表1：

本发明的另一个实施例中，利用以上实例建立的老化基准模型，对工作在实际环境中的多个ISCAS85电路进行可靠性分析。电路的工作状况是：第1到2年，电路工作在36摄氏度的低工作量模式中，从第3到第5年电路切换到75摄氏度的高工作量模式。电路输入端的信号占空比由随机函数发生器产生。观察在5年后电路的延时性能分布。分析前，首先按照步骤3对电路进行快速裁剪。裁剪的结果统计在表2中给出。从表2中可以看到电路裁剪可以在保证分析精度几乎不变的情况下大大减小电路网表的规模，从而使后续的可靠性分析平均加速10％～70％。裁剪本身耗时约为一次分析的时间，所以对于在不同工作环境需要反复分析电路可靠性的应用来说，本发明的快速裁剪方法是很有效的预处理手段。

表2：

电路裁剪后，通过实施步骤4到步骤7，得到ISCAS85电路5年后的延时分布情况，如图4所示。图4中显示了电路延时的均值由于NBTI效应的影响随着时间增加而增大，而方差由于NBTI效应的补偿随着时间增加而减小的趋势，符合国际研究的结果。此外，由于考虑了路径之间的相关性，根据电路结构不同，延时的均值和方差的变化也不同。由于受到汇聚到同一个逻辑门的不同路径分布的相互关系的影响，因此，随着时间的增加，延时的方差也增加了而不是减少了，这是本发明提出的可靠性分析方法所首次观察到的。电路级的可靠性分析的精度由基准模型的精度和统计静态时序分析的精度共同保证。基准模型的精度已在上一个实施中展示，而统计静态时序分析在学术界和工业界均已到达较高的精度，保证了本发明电路级可靠性分析的精度。

Claims (2)

1.一种集成电路可靠性分析方法，考虑工艺参数扰动和反向偏置温度不稳定性NBTI效应影响，其步骤如下：

步骤1：读取集成电路网表；同时考虑工艺参数扰动和NBTI作用，建立单元电路延时老化随机分析基准模型；

其中包括：

步骤101：读取单元电路特性数据以及工艺参数统计特性数据，所述电路特性数据包括单元电路SPICE网表，实现单元电路所使用的SPICE工艺库，所述工艺参数统计特性数据包括s个随机工艺参数的名称、均值和方差以及协方差矩阵；

步骤102：读取并设定单元电路的基准温度和输入信号占空比；

步骤103：根据工艺参数的统计特性采用稀疏网格法建立采样点；

步骤104：在每一个采样点上得到器件由NBTI引起的阈值电压偏移，通过电路模拟程序得到单元电路延时随时间偏移量；

包括分步骤1：得到在采样点上MOS器件的工艺参数以及NBTI引起的阈值电压偏移量；

分步骤2：得到在采样点上的单元电路的延时老化数据，即延时随时间的偏移量；

步骤105：利用采样点上的单元电路的延时老化数据，拟合得出在基准环境下单元电路延时随工艺参数扰动和时间变化的系数，获得同时考虑工艺参数扰动和NBTI效应的单元电路延时老化随机分析基准模型；所述基准环境包括温度和占空比；

步骤2：读取需要分析统计时延分布的时间点；读取电路工作时经历的各个工作环境数据以及在各个工作环境的工作时间长度；所述工作环境数据包括工作温度及占空比；

步骤3：根据电路网表建立用于电路时序分析的电路图，对电路图进行一次快速裁剪，删除不关键的路径；

步骤4：针对电路工作指定时间所经历的各个输入端信号占空比情况，对电路进行逻辑仿真，得到在各个输入端信号占空比情况下电路中每一个单元电路输入端的信号占空比数据；

步骤5：对于每一个单元电路，将单元电路工作时经历的多个工作环境的老化时间等效为在单一工作环境下的等效老化时间；所述多个工作环境包括工作温度和输入端信号占空比；

步骤6：对于每一个单元电路，根据等效老化时间所对应的单一工作环境下的工作温度和信号占空比，使用缩放函数对单元电路的老化基准模型进行缩放，得到器件在等效的单一工作环境下，工作等效老化时间后的统计延时模型，并表示成工艺参数的随机正交多项式展开形式；

步骤7：使用统计静态时序分析方法对整个电路进行分析得到电路在所关心的时间点上的统计延时分布。

2.一种集成电路可靠性分析装置，考虑工艺参数扰动和反向偏置温度不稳定性NBTI效应影响，包括：

用于读取集成电路网表，同时考虑工艺参数扰动和NBTI作用，建立单元电路延时老化随机分析基准模型的装置；

其中包括：

用于读取单元电路特性数据以及工艺参数统计特性数据的单元，所述电路特性数据包括单元电路SPICE网表，实现单元电路所使用的SPICE工艺库，所述工艺参数统计特性数据包括s个随机工艺参数的名称、均值和方差以及协方差矩阵；

用于读取并设定单元电路的基准温度和输入信号占空比的单元；

用于根据工艺参数的统计特性采用稀疏网格法建立采样点的单元；

用于在每一个采样点上得到器件由NBTI引起的阈值电压偏移，通过电路模拟程序得到单元电路延时随时间偏移量的单元；

包括用于得到在采样点上MOS器件的工艺参数以及NBTI引起的阈值电压偏移量的子单元；

用于得到在采样点上的单元电路的延时老化数据，即延时随时间的偏移量的子单元；

用于利用采样点上的单元电路的延时老化数据，拟合得出在基准环境下单元电路延时随工艺参数扰动和时间变化的系数，获得同时考虑工艺参数扰动和NBTI效应的单元电路延时老化随机分析基准模型；所述基准环境包括温度和占空比的单元；

用于读取需要分析统计时延分布的时间点、读取电路工作时经历的各个工作环境数据以及在各个工作环境的工作时间长度的装置；所述工作环境数据包括工作温度及占空比；

用于根据电路网表建立用于电路时序分析的电路图，对电路图进行一次快速裁剪，删除不关键的路径的装置；

用于针对电路工作指定时间所经历的各个输入端信号占空比情况，对电路进行逻辑仿真，得到在各个输入端信号占空比情况下电路中每一个单元电路输入端的信号占空比数据的装置；

用于对于每一个单元电路，将单元电路工作时经历的多个工作环境的老化时间等效为在单一工作环境下的等效老化时间的装置；所述多个工作环境包括工作温度和输入端信号占空比；

用于对于每一个单元电路，根据等效老化时间所对应的单一工作环境下的工作温度和信号占空比，使用缩放函数对单元电路的老化基准模型进行缩放，得到器件在等效的单一工作环境下，工作等效老化时间后的统计延时模型，并表示成工艺参数的随机正交多项式展开形式的装置；

用于使用统计静态时序分析方法对整个电路进行分析得到电路在所关心的时间点上的统计延时分布的装置。

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