CN101937905A - 半导体封装件与其制造方法 - Google Patents

半导体封装件与其制造方法 Download PDF

Info

Publication number
CN101937905A
CN101937905A CN2010102670315A CN201010267031A CN101937905A CN 101937905 A CN101937905 A CN 101937905A CN 2010102670315 A CN2010102670315 A CN 2010102670315A CN 201010267031 A CN201010267031 A CN 201010267031A CN 101937905 A CN101937905 A CN 101937905A
Authority
CN
China
Prior art keywords
emi
unit
connection box
box pin
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102670315A
Other languages
English (en)
Other versions
CN101937905B (zh
Inventor
廖国宪
陈子康
陈建成
翁千禾
孙于翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN2010102670315A priority Critical patent/CN101937905B/zh
Publication of CN101937905A publication Critical patent/CN101937905A/zh
Application granted granted Critical
Publication of CN101937905B publication Critical patent/CN101937905B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

一种半导体封装件与其制造方法。半导体封装件包括基板单元、多个半导体组件、连接框脚、封装单元及电磁干扰防护膜。基板单元具有接地单元及接地部。半导体组件设于基板单元上。连接框脚设于接地部上并分隔此些半导体组件。封装单元包覆半导体组件及连接框脚并具有狭缝，狭缝露出连接框脚的一部分。EMI防护膜覆盖封装单元、连接框脚的露出部分及接地单元。

Description

半导体封装件与其制造方法
技术领域
本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种具有EMI防护功能的半导体封装件及其制造方法。
背景技术
受到提升工艺速度及尺寸缩小化的需求，半导体组件变得甚复杂。当工艺速度的提升及小尺寸的效益明显增加时，半导体组件的特性也出现问题。特别是指，较高的工作频率(clock speed)在信号电平(signal level)之间导致更频繁的转态(transition)，因而导致在高频下或短波下的较高强度的电磁放射(electromagneticemission)。电磁放射可以从半导体组件及邻近的半导体组件开始辐射。假如邻近半导体组件的电磁放射的强度较高，此电磁放射负面地影响半导体组件的运作，请参考与电磁干扰(electromagnetic interference，EMI)有关的资料。若整个电子系统内具有高密度分布的半导体组件，则半导体组件之间的电磁干扰更显严重。
一种降低EMI的方法是，于制造半导体封装件的过程中，放置一EMI防护框(frame)于半导体封装件的基板上。EMI防护框金属框体，其包括数根框脚，该些框脚站立于基板上并环绕设于基板上的半导体组件。EMI防护框隔离该些半导体组件，以达到EMI防护作用。
然而，在传统的半导体组件中，基板的面积大于EMI防护框的外围尺寸，以使EMI防护框得以站立在基板上。如此一来，导致最终产品的尺寸较大。此外，在制造过程中，单个EMI防护框只适用在单个半导体封装件上，即，若欲制造多个半导体封装件，就需使用对应数量的EMI防护框。
发明内容
本发明有关于一种半导体封装件及其制造方法，半导体封装件可降低来自于外界的EMI或产生自内部的EMI对位于半导体封装件内部的半导体组件的干扰程度。
根据本发明第一方面，提出一种半导体封装件。半导体封装件包括一基板单元、数个半导体组件、一连接框脚、封装(package)单元及一电磁干扰(electromagneticinterference，EMI)防护膜。基板单元具有一接地(grounding)单元及一第二接地部。半导体组件设于基板单元上。连接框脚设于第二接地部上并分隔该些半导体组件。封装单元包覆半导体组件及连接框脚并具有一狭缝，狭缝露出连接框脚的一部分。EMI防护膜覆盖封装单元、连接框脚的该部分及接地单元。
根据本发明第二方面，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一基板，基板具有一第一接地部及一第二接地部；提供数个半导体组件；设置半导体组件于基板上；设置一EMI防护框于基板上，EMI防护框包括一边缘框脚及一连接框脚，连接框脚设于第二接地部上并分隔该些半导体组件；形成一封装材料覆盖半导体组件及EMI防护框；于封装材料中对应连接框脚的位置形成一狭缝，以露出连接框脚的一部分；切割封装材料、基板、第一接地部及EMI防护框，使封装材料被切割成一封装单元且使第一接地部露出；形成一EMI防护膜覆盖封装单元、连接框脚的该部分及第一接地部的至少一部分。
根据本发明第三方面，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一基板，基板具有一接地单元及一第二接地部；提供数个半导体组件；设置半导体组件于基板上；设置一EMI防护框于基板上，EMI防护框包括一边缘框脚及一连接框脚，连接框脚设于第二接地部上并分隔该些半导体组件；形成一封装材料覆盖半导体组件及EMI防护框；对应连接框脚的位置，形成一狭缝于封装材料，以露出连接框脚的一部分；切割封装材料及EMI防护框，使封装材料被切割成一封装单元且使接地单元露出；形成一EMI防护膜覆盖封装单元、连接框脚的该部分及接地单元；以及，切割基板及EMI防护膜。
为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1绘示依照本发明第一实施例的半导体封装件的剖视图。
图2绘示图1的底视图。
图3绘示依照本发明另一实施例的连接框脚的示意图。
图4绘示依照本发明第一实施例的半导体封装件的制造方法流程图。
图5A至5F绘示图1的半导体封装件的制造示意图。
图6绘示依照本发明另一实施例的EMI防护框的上视图。
图7绘示依照本发明第二实施例的半导体封装件的剖视图。
图8绘示依照本发明第二实施例的半导体封装件的制造方法流程图。
图9A至9B绘示图7的半导体封装件的制造示意图。
主要组件符号说明
100、200：半导体封装件
102、202：基板单元
102a、108a、202a、208a、214a：外侧面
102e：下表面
104：半导体组件
108、208：封装单元
102b、108b、124a、202b、208b、220b、230b：上表面
110：第一接地部
112：第二接地部
114、214：EMI防护膜
116：狭缝
118：凹陷部
120、220：基板
122、322：EMI防护框
122a、322a：边缘框脚
122b、322b、422b：连接框脚
122b1：侧面
122c1：一端
122c2、422c2：另一端
124、224：封装材料
126：载板
130、230：接地单元
130a：接地侧面
230b：接地上表面
422b1：端面
RP：封装件单元区
RB：基板单元区
P：切割路径
W：宽度
具体实施方式
第一实施例
请参照图1及图2，图1绘示依照本发明第一实施例的半导体封装件的剖视图，图2绘示图1的底视图。如图1所示，半导体封装件100例如是用于通讯模块的半导体封装件，其包括基板单元102、数个半导体组件104、数个被动组件(未绘示)、连接框脚122b、封装(package)单元108及EMI防护膜114。基板单元102具有接地单元130及第二接地部112。
EMI防护膜114为一全覆盖(conformal)防护体，其覆盖封装单元108的外侧面108a及上表面108b，并接触连接框脚122b及接地单元130，可降低来自于外界的EMI对半导体组件104的干扰程度。此外，连接框脚122b导电材料制成，其的一端122c1抵压于第二接地(grounding)部112上。连接框脚122b并分隔该些半导体组件104，以降低该些半导体组件104所产生的EMI彼此相互干扰的程度。
再者，EMI防护膜114的材料铝、铜、铬、锡、金、银、镍、不锈钢或上述材料的组合所制成，其可应用例如是化学蒸镀(Chemical Vapor Deposition，CVD)、无电镀(electroless plating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition)等技术制成，故其厚度甚薄，可缩小半导体封装件100的尺寸。
以下介绍半导体封装件100的细部构造。
半导体组件104例如是芯片(chip)，其以数个焊球电性连接于基板单元102；或者，在另一实施例中，半导体组件104可使用焊线(solder wire)电性连接于基板单元102。
接地单元130导电柱，其延伸于基板单元102中相对的上表面102b与下表面102e之间，本实施例中，接地单元130贯穿基板单元102；或者，于其它实施方面中，接地单元130可埋设于基板单元102内部而不贯穿基板单元102；或者，基板单元102多层结构板，其多层结构具有图案化导电层，接地单元130图案化导电层的一部分。
第二接地部112例如是接垫(pad)，其形成于基板单元102的上表面102b上并电性连接于基板单元102的一接地端(未绘示)或接地单元130。如图2所示，第二接地部112的外形例如是长条形，其长度大致等于连接框脚122b的延伸长度。此外，第二接地部112的宽度W约300微米(μm)。
接地单元130具有接地侧面130a，其从基板单元102的外侧面102a露出。接地侧面130a与基板单元102的外侧面102a大致上切齐，即接地侧面130a与外侧面102a大致上共平面。
请回到图1，半导体组件104设于基板单元102的上表面102b上并电性连接于基板单元102。封装单元108包覆该些半导体组件104及连接框脚122b，并具有狭缝116以露出连接框脚122b的一部分，例如是露出连接框脚122b的另一端122c2的侧面122b1。
EMI防护膜114覆盖连接框脚122b的侧面122b1，且EMI防护膜114中对应于狭缝116的部位形成一凹陷部118，然此非用以限制本发明。于一实施方面中，若适当地控制工艺参数，亦可避免凹陷部118的形成；或者，在另一实施方面中，可利用导电胶填平狭缝116，使后续形成的EMI防护膜114不致形成凹陷部118，在此情况下，EMI防护膜114仍可透过导电胶电性连接于连接框脚122b；或者，在其它实施方面中，使用导电胶填平凹陷部118，以从外观上遮蔽凹陷部118。
虽然本实施例的连接框脚122b以具有折弯部(即另一端122c2)为例说明，然于另一实施方面中，连接框脚122b的外形亦可为平直片状。详细地说，请参照图3，其绘示依照本发明另一实施例的连接框脚的示意图。在适当地设计防护框下，连接框脚422b的另一端422c2可呈平直状，如此，EMI防护膜114接触于连接框脚422b的另一端422c2的端面422b1，同样可透过连接框脚422b电性连接于接地端。
以下以图4的流程图并搭配图5A至5F说明图1的半导体封装件100的制造方法。图4绘示依照本发明第一实施例的半导体封装件的制造方法流程图，图5A至5F绘示图1的半导体封装件的制造示意图。
于步骤S102中，提供如图5A所示的基板120。基板120具有数个第一接地部110及数个第二接地部112。基板120定义数个封装件单元区RP及数个基板单元区RB，每个基板单元区RB内包含多个封装件单元区RP。该些第一接地部110及该些第二接地部112对应地位于该些封装件单元区RP内。
然后，于步骤S104中，提供数个如图5A所示的半导体组件104。
然后，于步骤S106中，如图5A所示，设置该些半导体组件104于基板120上。每个半导体组件104位于对应的封装件单元区RP内。
然后，于步骤S108中，如图5B及图5C(仅绘示单个封装件单元区RP)所示，图5C图5B中方向5C-5C’的剖视图。如图5B所示，设置数个EMI防护框122于基板120上，每个EMI防护框122位于对应的基板单元区RB内。
EMI防护框122包括一边缘框脚122a及数个连接框脚122b，EMI防护框122经由边缘框脚122a及连接框脚122b稳固地设于基板120上，如图5C所示。当EMI防护框122设于基板120上，边缘框脚122a位于封装件单元区RP的范围外但位于基板单元区RB的范围内，而连接框脚122b的至少一部分位于封装件单元区RP的范围内。
此外，如图5C所示，连接框脚122b的一端122c1抵压在对应的第二接地部112上，该些连接框脚122b分隔该些半导体组件104。
EMI防护框122由导电材质所制成，例如是金属。EMI防护框122可使用单一板件应用例如是冲压或折弯工法制成，藉此可形成边缘框脚122a及连接框脚122b。
虽然本实施例的EMI防护框122的数量以多个为例说明，然此非用以限制本发明。于另一实施例中，请参照图6，其绘示依照本发明另一实施例的EMI防护框的上视图。EMI防护框322的边缘框脚322a的数量单个，其连接于全部的连接框脚322b，以形成单个EMI防护框322。如此一来，在EMI防护框的放置步骤中，仅需一次的放置或定位动作，就能使单个EMI防护框322横跨基板120上数个或全部的基板单元区RB。
然后，于步骤S110中，如图5D所示，形成封装材料124覆盖半导体组件104及EMI防护框122的边缘框脚122a及连接框脚122b，其中封装材料124的上表面124a可高于EMI防护框122。由于EMI防护框122的连接框脚122b被封装材料124包覆而受到保护，故其可由廉价导电材料甚至是低防腐性的导电材料制成。上述的廉价导电材料例如是铜或铝。
然后，于步骤S112中，如图5E所示，以激光、刀具或其它切割技术，于封装材料124上对应连接框脚122b的位置形成狭缝116。其中，每个狭缝116露出对应的连接框脚122b的另一端122c2的侧面122b1。在图3的实施方面中，狭缝116则是露出对应的连接框脚422b的另一端422c2的端面422b1。
然后，于步骤S114中，如图5F所示，沿该些封装件单元区RP的范围，切割封装材料124、基板120、第一接地部110(第一接地部110绘示于图5E)及EMI防护框122(EMI防护框122绘示于图5B)，以形成数个封装单元108(图5F仅绘示出单个封装单元108)、数个基板单元102(图5F仅绘示出单个基板单元102)及数个接地单元130。本实施例的切割方式全穿切方式(full-cut)。
接地单元130第一接地部110被切割后余留在基板单元102上的余留部。第一接地部110被切割后所余留的接地单元130其接地侧面130a露出。
于切割步骤后，边缘框脚122a被切除，也就是说，EMI防护框122被切割后，其连接框脚122b于余留在基板单元102上。
于本步骤S114中，基板120可黏贴于载板126上再进行切割动作。切割路径P可略为切割到载板126的黏贴层(未绘示)，以彻底分离该些基板单元102、该些封装单元108及该些接地单元130。
于另一实施方面中，基板120黏贴于载板126的步骤亦可于步骤S102后完成。
然后，于步骤S116中，形成如图1所示的EMI防护膜114并覆盖对应的封装单元108的外表面(即外侧面108a及上表面108b)的至少一部分、对应的基板单元102的外侧面102a(外侧面102a绘示于图2)、对应的连接框脚122b的侧面122b1及对应的接地单元130的接地侧面130a上。
然后，于步骤S116之后，应用例如是撕除方式，分离基板单元102与载板126，以形成数个如图1所示的半导体封装件100。
第二实施例
请参照图7，其绘示依照本发明第二实施例的半导体封装件的剖视图。第二实施例中与第一实施例相同之处沿用相同标号，在此不再赘述。第二实施例的半导体封装件200与第一实施例的半导体封装件100不同之处在于，半导体封装件200的EMI防护膜214接触于接地单元230的接地上表面230b。
半导体封装件200包括基板单元202、数个半导体组件104、数个被动组件(未绘示)、连接框脚122b、封装单元208及EMI防护膜214。
基板单元202具有接地单元230及第二接地部112。接地单元230设于基板单元202的内部，且接地单元230具有一接地上表面230b，其从基板单元202的上表面202b露出。其中，接地上表面230b与基板单元202的上表面202b大致上切齐。此外，基板单元202的外侧面202a与EMI防护膜214的外侧面214a大致上切齐。
EMI防护膜214为全覆盖防护体，其覆盖封装单元208的外侧面208a的至少一部分及上表面208b的至少一部分、连接框脚122b的侧面122b1的至少一部分、接地单元230的上表面230b的至少一部分及基板单元202的上表面202b的至少一部分。EMI防护膜214及连接框脚122b围绕半导体组件104且连接框脚122b及EMI防护膜214适当地分隔该些半导体组件104，藉以降低外界的EMI对该些半导体组件104的干扰程度，及内部的该些半导体组件104所产生的EMI彼此互相干扰的程度。
以下以图8的流程图并搭配图9A至9B说明图7的半导体封装件200的制造方法。图8绘示依照本发明第二实施例的半导体封装件的制造方法流程图，图9A至9B绘示图7的半导体封装件的制造示意图。图8的步骤S202至S212相似于图4的步骤S102至S112，在此不再重复赘述，以下从步骤S214开始说明。
于步骤S214中，如图9A所示，切割封装材料224及EMI防护框122(未绘示于图9A)，其中，封装材料224被切割成数个封装单元208，且封装材料224被切割后，接地单元230的接地上表面230b露出。本实施例的切割方式半穿切方式(half-cut)。
本实施例中，切割路径未切割基板220，而是止于基板220的上表面220b；于另一实施方面中，切割路径可切除接地单元230的一部分，但仍不切穿接地单元230。
然后，于步骤S216中，如图9B所示，形成EMI防护膜214覆盖封装单元208的外表面的至少一部分、基板220的上表面220b、连接框脚122b的侧面122b1及接地单元230的接地上表面230b。
然后，于步骤S218中，往EMI防护膜214的方向，先后切割EMI防护膜214及基板220，以形成数个如图7所示的半导体封装件200。其中，基板220被切割成数个基板单元202。
在另一实施方面中，亦可往基板220的方向，先后切割基板220及EMI防护膜214，同样可形成数个如图7所示的半导体封装件200。
本实施例中，于切割步骤S218中，并未切割到接地单元230。如此，使接地单元230不致裸露出其接地侧面，然此非用以限制本发明。于一实施方面中，于切割步骤S218中亦可切割到接地单元230，使切割后的接地单元230露出其接地侧面。
本发明上述实施例所揭露的半导体封装件及其制造方法，具有多项特征，列举部份特征说明如下：
(1).半导体封装件透过其的EMI防护膜及连接框脚达到EMI防护作用。由于EMI防护膜的厚度甚薄，可缩小半导体封装件的尺寸。
(2).EMI防护膜为全覆盖防护体，其覆盖封装单元的外侧面及上表面、连接框脚及第一接地部，降低外界的EMI对被封装单元包覆的半导体组件的干扰程度。
(3).连接框脚及EM防护膜分隔该些半导体组件，可降低该些半导体组件所产生的EMI彼此相互干扰的程度。
(4).由于EMI防护框的连接框脚被封装材料包覆而受到保护，故其可由廉价导电材料甚至是低防腐性的导电材料制成。
(5).EMI防护框可使用单一板件采用例如是冲压或折弯工法制成。该单一板件的折弯部形成边缘框脚及连接框脚，使EMI防护框可稳固地设于基板上。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所界定者为准。

Claims (10)

1.一种半导体封装件，包括：
一基板单元，具有一接地单元及一第二接地部；
数个半导体组件，设于该基板单元上；
一连接框脚，该连接框脚设于该第二接地部上并分隔该些半导体组件；
一封装单元，包覆该些半导体组件及该连接框脚并具有一狭缝，以露出该连接框脚的一部分；以及
一电磁干扰EMI防护膜，覆盖该封装单元、该连接框脚的该部分及该接地单元。
2.如权利要求1所述的半导体封装件，其中该接地单元的至少一部分设于该基板的内部，该接地单元具有一接地侧面，该EMI防护膜覆盖该接地侧面的至少一部分；
其中，该接地侧面与该基板单元的该外侧面切齐。
3.如权利要求1所述的半导体封装件，其中该接地单元的至少一部分设于该基板单元的内部，该接地单元具有一接地上表面，该EMI防护膜接触于该接地上表面。
4.如权利要求1所述的半导体封装件，其中该EMI防护膜具有一凹陷部，该凹陷部的位置对应于该狭缝。
5.一种半导体封装件的制造方法，包括：
提供一基板，该基板具有一第一接地部及一第二接地部；
提供数个半导体组件；
设置该些半导体组件于该基板上；
设置一EMI防护框于该基板上，该EMI防护框包括一边缘框脚及一连接框脚，该连接框脚设于该第二接地部上并分隔该些半导体组件；
形成一封装材料覆盖该些半导体组件及该EMI防护框；
于该封装材料中对应该连接框脚的部分形成一狭缝，以露出对应的该连接框脚的一部分；
切割该封装材料、该基板、该第一接地部及该EMI防护框，使该封装材料被切割成一封装单元且使该第一接地部露出；以及
形成一EMI防护膜覆盖该封装单元、该连接框脚的该部分及该第一接地部的至少一部分。
6.如权利要求5所述的制造方法，其中形成该狭缝的该步骤以激光切割方法完成。
7.如权利要求5所述的制造方法，其中于切割该封装材料、该基板、该些第一接地部及该EMI防护框的该步骤中，该基板被切割成一基板单元，该基板单元并具有一外侧面，切割后的该第一接地部具有一接地侧面，该接地侧面与该基板单元的该外侧面切齐；
其中，于形成该EMI防护膜的该步骤中，该EMI防护膜覆盖该接地侧面的至少一部分。
8.一种半导体封装件的制造方法，包括：
提供一基板，该基板具有一接地单元及一第二接地部；
提供数个半导体组件；
设置该些半导体组件于该基板上；
设置一EMI防护框于该基板上，该EMI防护框包括一边缘框脚及一连接框脚，该连接框脚设于该第二接地部上并分隔该些半导体组件；
形成一封装材料覆盖该些半导体组件及该EMI防护框；
于该封装材料中对应该连接框脚的位置形成一狭缝，以露出该连接框脚的一部分；
切割该封装材料及该EMI防护框，使该封装材料被切割成一封装单元且使该接地单元露出；
形成一EMI防护膜覆盖该封装单元、该连接框脚的该部分及该接地单元；以及
切割该基板及该EMI防护膜。
9.如权利要求8所述的制造方法，其中形成该狭缝的该步骤以激光切割方法完成。
10.如权利要求8所述的制造方法，其中于切割该封装材料及该EMI防护框的该步骤中，该接地单元具有一接地上表面；
其中，于形成该EMI防护膜的该步骤中，该EMI防护膜覆盖该接地上表面的至少一部分。
CN2010102670315A 2010-08-23 2010-08-23 半导体封装件与其制造方法 Active CN101937905B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2010102670315A CN101937905B (zh) 2010-08-23 2010-08-23 半导体封装件与其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010102670315A CN101937905B (zh) 2010-08-23 2010-08-23 半导体封装件与其制造方法

Publications (2)

Publication Number Publication Date
CN101937905A true CN101937905A (zh) 2011-01-05
CN101937905B CN101937905B (zh) 2012-09-05

Family

ID=43391132

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102670315A Active CN101937905B (zh) 2010-08-23 2010-08-23 半导体封装件与其制造方法

Country Status (1)

Country Link
CN (1) CN101937905B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990318A (zh) * 2015-03-23 2016-10-05 日月光半导体制造股份有限公司 半导体装置封装和其制造方法
CN106033755A (zh) * 2015-03-17 2016-10-19 晟碟信息科技（上海）有限公司 具有电磁干扰屏蔽的半导体器件和基板带
CN107068647A (zh) * 2012-12-24 2017-08-18 日月光半导体制造股份有限公司 电子模块以及其制造方法
CN107481977A (zh) * 2017-08-21 2017-12-15 华进半导体封装先导技术研发中心有限公司 一种晶圆级扇出型封装结构及封装方法
CN108346648A (zh) * 2017-01-25 2018-07-31 矽品精密工业股份有限公司 电子封装件及其制法
CN113314508A (zh) * 2021-05-28 2021-08-27 东莞记忆存储科技有限公司 一种倒装芯片封装结构及其加工工艺方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838551A (en) * 1996-08-01 1998-11-17 Northern Telecom Limited Electronic package carrying an electronic component and assembly of mother board and electronic package
CN101150122A (zh) * 2007-10-30 2008-03-26 日月光半导体制造股份有限公司 具有电磁屏蔽功能的半导体封装结构
CN101339940A (zh) * 2008-02-05 2009-01-07 日月光半导体制造股份有限公司 封装结构及其封装方法
CN101800215A (zh) * 2009-02-11 2010-08-11 日月光半导体制造股份有限公司 无线通讯模组封装构造
CN101804959A (zh) * 2009-02-17 2010-08-18 日月光半导体制造股份有限公司 半导体封装及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838551A (en) * 1996-08-01 1998-11-17 Northern Telecom Limited Electronic package carrying an electronic component and assembly of mother board and electronic package
CN101150122A (zh) * 2007-10-30 2008-03-26 日月光半导体制造股份有限公司 具有电磁屏蔽功能的半导体封装结构
CN101339940A (zh) * 2008-02-05 2009-01-07 日月光半导体制造股份有限公司 封装结构及其封装方法
CN101800215A (zh) * 2009-02-11 2010-08-11 日月光半导体制造股份有限公司 无线通讯模组封装构造
CN101804959A (zh) * 2009-02-17 2010-08-18 日月光半导体制造股份有限公司 半导体封装及其制造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107068647A (zh) * 2012-12-24 2017-08-18 日月光半导体制造股份有限公司 电子模块以及其制造方法
CN107068647B (zh) * 2012-12-24 2021-02-09 日月光半导体制造股份有限公司 电子模块以及其制造方法
CN106033755A (zh) * 2015-03-17 2016-10-19 晟碟信息科技（上海）有限公司 具有电磁干扰屏蔽的半导体器件和基板带
CN105990318A (zh) * 2015-03-23 2016-10-05 日月光半导体制造股份有限公司 半导体装置封装和其制造方法
CN108346648A (zh) * 2017-01-25 2018-07-31 矽品精密工业股份有限公司 电子封装件及其制法
CN108346648B (zh) * 2017-01-25 2020-09-25 矽品精密工业股份有限公司 电子封装件及其制法
CN107481977A (zh) * 2017-08-21 2017-12-15 华进半导体封装先导技术研发中心有限公司 一种晶圆级扇出型封装结构及封装方法
CN113314508A (zh) * 2021-05-28 2021-08-27 东莞记忆存储科技有限公司 一种倒装芯片封装结构及其加工工艺方法

Also Published As

Publication number Publication date
CN101937905B (zh) 2012-09-05

Similar Documents

Publication Publication Date Title
CN101937905B (zh) 半导体封装件与其制造方法
CN100370602C (zh) 半导体元件装配用基板及其制造方法和半导体器件
US8368185B2 (en) Semiconductor device packages with electromagnetic interference shielding
CN104037166A (zh) 包含天线层的半导体封装件及其制造方法
CN103400825B (zh) 半导体封装件及其制造方法
CN101339939B (zh) 封装结构及其封装方法
CN101930969B (zh) 具有电磁干扰防护罩的半导体封装件
CN103022011A (zh) 半导体封装结构及其制造方法
US20140000940A1 (en) Wiring board
CN103843164B (zh) 光电半导体组件
CN102254901B (zh) 具有防电磁干扰结构的半导体结构与其制造方法
US7829977B2 (en) Low temperature co-fired ceramics substrate and semiconductor package
JP7474251B2 (ja) チップカード用電子モジュール
CN106449440A (zh) 一种具有电磁屏蔽功能的封装结构的制造方法
CN114267664A (zh) 封装电路结构及其制作方法
US10945338B2 (en) Wiring substrate
CN103247580B (zh) 电子器件模块以及制造方法
US20240120640A1 (en) Electronic device and method for manufacturing the same
CN101887860A (zh) 电子元件制造方法及其封装结构
KR101961529B1 (ko) 유전체 필름 없는 전자 모듈 및 그 제조 방법
CN216905421U (zh) 传输线路以及电子设备
CN215299222U (zh) 模块
JP2012165329A (ja) 通信モジュール
JP5344000B2 (ja) 接触非接触両用ｉｃモジュール及びｉｃカード
US20230103130A1 (en) Module

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant