CN101924084A - 半导体封装件与其制造方法 - Google Patents

半导体封装件与其制造方法 Download PDF

Info

Publication number
CN101924084A
CN101924084A CN201010262690XA CN201010262690A CN101924084A CN 101924084 A CN101924084 A CN 101924084A CN 201010262690X A CN201010262690X A CN 201010262690XA CN 201010262690 A CN201010262690 A CN 201010262690A CN 101924084 A CN101924084 A CN 101924084A
Authority
CN
China
Prior art keywords
unit
lateral surface
substrate
base board
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010262690XA
Other languages
English (en)
Other versions
CN101924084B (zh
Inventor
洪立群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201010262690XA priority Critical patent/CN101924084B/zh
Publication of CN101924084A publication Critical patent/CN101924084A/zh
Application granted granted Critical
Publication of CN101924084B publication Critical patent/CN101924084B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种半导体封装件与其制造方法。半导体封装件包括基板单元、接地部、电性连接单元、半导体组件、封装单元及电磁干扰防护膜。接地部设于基板单元。电性连接单元设于基板单元上并电性连接于接地部。半导体组件设于基板单元上。封装单元包覆半导体组件并定义一凹口，凹口用以避免半导体封装件与周遭物干涉。电磁干扰防护膜覆盖封装单元、凹口及电性连接单元。

Description

半导体封装件与其制造方法
技术领域
本发明是有关于一种半导体封装件与其制造方法，且特别是有关于一种可避免与邻近物干涉的半导体封装件与其制造方法。
背景技术
传统电子装置已渐趋向轻薄短小的设计趋势，其内部的空间变得更狭隘，在设计上变得更困难。
例如是具有通信功能的半导体封装件，其大致上只能放置于电子装置的特定位置，藉以获得较佳的通信质量。为配合此类半导体封装件的配置，电子装置内部的空间设计变得较复杂、设计难度提高。例如，需要大费周章移开电子装置的螺柱并对应地重新调整螺柱周围组件的位置等，以避免此类半导体封装件与螺柱干涉。
发明内容
本发明有关于一种半导体封装件与其制造方法，半导体封装件可避开其周遭的干涉物，因此可降低电子装置内半导体封装件周围的空间设计难度，缩短产品设计时程。
根据本发明的第一方面，提出一种半导体封装件。半导体封装件包括一基板单元、一接地部、一电性连接单元、一半导体组件、一封装(package)单元及一电磁干扰(electromagnetic interference，EMI)防护膜。接地部设于基板单元。电性连接单元设于基板单元上并电性连接于接地部。半导体组件设于基板单元上。封装单元包覆半导体组件并定义一凹口，封装单元并具有对应于凹口的一凹口壁面。电磁干扰防护膜覆盖封装单元、凹口壁面及电性连接单元。
根据本发明的第二方面，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一基板，基板具有一接地部及一电性连接部，电性连接部形成于基板上并电性连接于接地部；提供一半导体组件；设置半导体组件于基板上；以一封装材料包覆半导体组件及电性连接部；切割封装材料、电性连接部及基板，其中封装材料被切割成一封装单元，而电性连接部被切割成一电性连接单元；形成一凹口于封装单元上，其中封装单元具有对应于凹口的一凹口壁面；以及，形成一EMI防护膜覆盖封装单元、凹口壁面及电性连接单元。
根据本发明的第三方面，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一基板，基板具有一接地部及一电性连接部，电性连接部形成于基板上并电性连接于接地部；提供一半导体组件；设置半导体组件于基板上；以一封装材料包覆半导体组件及电性连接部；切割封装材料及电性连接部，其中封装材料被切割成一封装单元，而电性连接部被切割成一电性连接单元；形成一凹口于封装单元上，封装单元具有对应于凹口的一凹口壁面；形成一EMI防护膜覆盖封装单元、凹口壁面及电性连接单元；以及，切割基板及该EMI防护膜。
根据本发明的第四方面，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一基板，基板具有一第一表面与一第二表面，第一表面相对于第二表面；提供一半导体组件；设置半导体组件于基板上；以一封装材料包覆半导体组件；切割封装材料，其中封装材料被切割成一封装单元；形成凹口于封装单元上，封装单元具有对应于凹口的一凹口壁面；形成一EMI防护膜覆盖封装单元及凹口壁面；以及，切割基板及EMI防护膜，其中基板被切割成一基板单元；设置一可挠性板于基板单元上；以及，使可挠性板接触EMI防护膜。
根据本发明的第五方面，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一基板，基板具有一第一表面与一第二表面，第一表面相对于第二表面；提供一可挠性板，可挠性板由一第一子挠性板及一第二子挠性板组成；设置可挠性板于基板的第二表面上；提供一半导体组件；设置半导体组件于基板的第一表面上；以一封装材料包覆半导体组件及基板的第一表面；对应第一子挠性板的范围，切割封装材料及基板，其中封装材料被切割成一封装单元，基板被切割成一基板单元；形成一凹口于封装单元上，封装单元具有对应于凹口的一凹口壁面；使第二子挠性板接触基板单元的一第一外侧面；以及，形成一EMI防护膜覆盖封装单元、凹口壁面及第二子挠性板。
为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示依照本发明第一实施例的半导体封装件的剖视图。
图2绘示本发明另一实施例的凹口的剖视图。
图3绘示本发明其它实施例的半导体封装件的剖视图。
图4绘示图3的上视图。
图5绘示依照本发明第一实施例的半导体封装件的制造方法流程图。
图6A至6D绘示图1的半导体封装件的制造示意图。
图7绘示依照本发明一实施例的凹口的剖视图。
图8绘示依照本发明另一实施例的凹口的剖视图。
图9绘示依照本发明第二实施例的半导体封装件的剖视图。
图10绘示依照本发明另一实施例的半导体封装件的剖视图。
图11绘示依照本发明第二实施例的半导体封装件的制造方法流程图。
图12A至12C绘示图9的半导体封装件的制造示意图。
图13绘示依照本发明第三实施例的半导体封装件的剖视图。
图14绘示依照本发明第三实施例的半导体封装件的制造方法流程图。
图15A至15D绘示图13的半导体封装件的制造示意图。
图16绘示依照本发明第四实施例的半导体封装件的剖视图。
图17绘示依照本发明第四实施例的半导体封装件的制造方法流程图。
图18绘示图16的半导体封装件的制造示意图。
主要组件符号说明
100、300、600、700、800、900：半导体封装件
102、602、702、802、902：基板单元
102a、116a、602a、616a、802a、816a、902a：第一表面
102c、802c、902c：第一外侧面
104：接地部
106、306、606、706：电性连接单元
106a、606a：第一部分
106b、606b：第二部分
106c、306c、606c：第二外侧面
108：半导体组件
108a、110a、410a、606f：上表面
110、210、310、410、510、610、810、910：封装单元
110b、310b、610b、810b、910b：外表面
110c、310c、610c：第三外侧面
112、212、612、812、912：EMI防护膜
114、314、414、514、614、814、914：凹口
114a：凹口底面
114b、614b、814b、914b：凹口壁面
114c、214c：凹口侧面
116、616、816：基板
116e、802e、816e、902e：第二表面
118、618、818：封装材料
120、820：载板
124、624：电性连接部
414d、314g1、314g2、314g3：开口
612e、804e、812e：底面
804、904：第一子挠性板
806、906：第二子挠性板
824、924：可挠性板
A1：钝角
R：封装件单元区
P1、P2、P3、P4、P5：切割路径
具体实施方式
第一实施例
请参照图1，其绘示依照本发明第一实施例的半导体封装件的剖视图。半导体封装件100例如是通信模块，其可设于一电子装置内。半导体封装件100包括基板单元102、接地部104、电性连接单元106、半导体组件108、封装单元110及EMI防护膜112。
封装单元110可以是封胶(molding compound)，其包覆半导体组件108并定义一凹口114且具有对应于凹口114的凹口壁面114b。凹口壁面114b于凹口114形成后露出。
凹口114可避开半导体封装件100周围的邻近物，例如是电子装置内部的电子组件、螺柱、螺丝等部件，避免半导体封装件100与该邻近物干涉。由于凹口114的设计，所以不需大费周章地重新设计电子装置内部组件的空间关系，可降低电子装置内部空间的设计难度、节省设计成本及时间、缩短产品的研发时程。
接地部104一接地走线(grounding trace)，其设于基板单元102的内部。电性连接单元106具有导电性的突出部，其例如是导电柱或焊球。电性连接单元106包括第一部分106a及第二部分106b。第一部分106a埋入基板单元102内部并电性连接于接地部104，第二部分106b则突出于基板单元102的第一表面102a。
半导体组件108设于基板单元102的第一表面102a上并电性连接于基板单元102。
EMI防护膜112覆盖封装单元110中暴露出的外表面110b的至少一部分、凹口壁面114b的至少一部分及电性连接单元106的第二外侧面106c的至少一部分。如此，EMI防护膜112围绕半导体组件108，藉以降低EMI对半导体封装件100的干扰程度。其中，上述第二外侧面106c第一部分106a及第二部分106b未被封装单元110及基板单元102覆盖而外露的表面。
基板单元102具有第一外侧面102c，封装单元110具有第三外侧面110c。其中，第一外侧面102c、电性连接单元106的第二外侧面106c及封装单元110的第三外侧面110c大致上切齐，即第一外侧面102c、第二外侧面106c及第三外侧面110c大致上共平面。
如图1所示，凹口壁面114b包括凹口侧面114c及凹口底面114a。凹口侧面114c大致上垂直于封装单元110的上表面110a并连接于上表面110a。凹口侧面114c与上表面110a之间的夹角约90度，然此非用以限制本发明。于另一实施例中，请参照图2，其绘示本发明另一实施例的凹口的剖视图。封装单元210的凹口侧面214c与封装单元210的上表面210a间夹一钝角A1，其中钝角A1超过180度。如此一来，可使EMI防护膜212更均匀地形成于凹口侧面214c上，即EMI防护膜212在形成后其膜厚较一致。
请参照图3及图4，图3绘示本发明其它实施例的半导体封装件的剖视图，图4绘示图3的上视图。半导体封装件300与半导体封装件100差异在于，电性连接单元306具导电性的环氧化物(conductive epoxy)，其环绕半导体组件108设置。于另一实施方面中，电性连接单元306包括至少一凸点或至少一长条物。
电性连接单元306形成于基板单元102的第一表面102a上。电性连接单元306的第二外侧面306c、基板单元102的第一外侧面102c及封装单元310的第三外侧面310c大致上切齐。
半导体封装件300的封装单元310定义一凹口314，凹口314相似于半导体封装件100的凹口114，在此不重复赘述。如图3及图4所示，封装单元310定义三个对应凹口314的开口314g1、314g2及314g3，开口314g1、314g2及314g3连接于封装单元310的外表面310b。
以下以图5的流程图并搭配图6A至6D说明图1的半导体封装件100的制造方法。图5绘示依照本发明第一实施例的半导体封装件的制造方法流程图，图6A至6D绘示图1的半导体封装件的制造示意图。
于步骤S102中，提供如图6A所示的基板116。基板116具有相对的第一表面116a及第二表面116e、数个接地部104及数个电性连接部124。电性连接部124设于基板116上并电性连接于对应的接地部104。基板116并定义数个封装件单元区R，该些接地部104的一部分及该些电性连接部124的一部分位于对应的封装件单元区R内。
然后，于步骤S104中，提供数个如图6A所示的半导体组件108。
然后，于步骤S106中，如图6A所示，以例如是贴附的方式，设置数个半导体组件108于基板116的第一表面116a上。每个半导体组件108位于对应的封装件单元区R内。
然后，于步骤S108中，如图6B(仅绘示出单个封装件单元区R)所示，以封装材料118包覆半导体组件108、电性连接部124及基板116的第一表面116a。
然后，于步骤S110中，如图6C所示，沿该些半导体组件之间的部位(即沿着封装件单元区R的范围)，切割封装材料118、电性连接部124及基板116，以形成数个封装单元110、数个电性连接单元106及数个基板单元102。本实施例的切割步骤采用全穿切(full-cut)方式。此外，图6C及以下的图6D仅绘示出单个基板单元102、单个封装单元110及单个电性连接单元106。
电性连接单元106电性连接部124被切割后余留(remain)在基板单元102及封装单元110上的部分。切割步骤后，封装单元110的第三外侧面110c、电性连接单元106的第二外侧面106c及基板单元102的第一外侧面102c外露出来。
由于切割路径P1经过重迭的封装材料118、电性连接部124及基板116，故第二外侧面106c、第三外侧面110c及第一外侧面102c大致上切齐。
于本步骤S110中，可将基板116黏贴于载板120上，且切割路径P可略为切割到载板120的黏贴层(未绘示)，以彻底分离该些基板单元102及彻底分离该些封装单元110。
然后，于步骤S112中，如图6D所示，应用例如是激光或刀具切割技术，形成凹口114于封装单元110上。切割路径P2可选择性地经过电性连接单元106，即，可选择性地切割电性连接单元106。
此外，封装单元110的凹口底面114a的位置由切割深度所决定，其可低于、高于或大致上齐平于半导体组件108的上表面108a。一实施方面中，凹口底面114a甚至可齐平于基板单元102的第一表面102a。
图6D的凹口114的外形仅本发明数个实施方面的其中一个，并非用以限制本发明。亦即，可依据半导体封装件100周围的空间关系，于切割步骤S 112中切割出对应的凹口外形。举例而言，请参照图7，其绘示依照本发明一实施例的凹口的剖视图。封装单元410定义单个对应于凹口414的开口414d，开口414d连接于封装单元410的上表面410a；或者，于另一实施例中，请参照图8，其绘示依照本发明另一实施例的凹口的剖视图。封装单元510的凹口514阶梯形凹口；或者，于其它实施方面中，凹口任意外形。
此外，于一实施方面中，步骤S112亦可于步骤S110之前完成。
然后，于步骤S114中，形成如图1所示的EMI防护膜112覆盖对应的封装单元110、凹口114及电性连接单元106。
然后，于步骤S114之后，以例如是撕除的方式，分离基板单元102与载板120，以形成数个如图1所示的半导体封装件100。
图3的半导体封装件300的制造方法相似于图1的半导体封装件100，在此不再重复赘述。
第二实施例
请参照图9，其绘示依照本发明第二实施例的半导体封装件的剖视图。第二实施例中与第一实施例相同之处沿用相同标号，在此不再赘述。第二实施例的半导体封装件600与第一实施例的半导体封装件100不同之处在于，半导体封装件600的EMI防护膜612接触到电性连接单元606的上表面606f。
半导体封装件600包括基板单元602、接地部104、电性连接单元606、半导体组件108、封装单元610及EMI防护膜612。
电性连接单元606具导电性的突出部，其包括第一部分606a及第二部分606b。第一部分606a埋入基板单元602内部并电性连接于接地部104，第二部分606b突出于基板单元602的第一表面602a。
第二部分606b具有第二外侧面606c，封装单元610具有第三外侧面610c。第三外侧面610c与第二外侧面606c大致上切齐，而基板单元602的第一表面602a与电性连接单元606的上表面606f大致上切齐。
此外，EMI防护膜612的底面612e与电性连接单元606的上表面606f大致上齐平。
请参照图10，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件700与半导体封装件600差异在于：电性连接单元706呈封闭环状的具导电性的环氧化物，其环绕半导体组件108设置。电性连接单元706相似于图3的电性连接单元306，在此不再重复赘述。
以下以图11并搭配图12A至12C说明图9的半导体封装件600的制造方法。图11绘示依照本发明第二实施例的半导体封装件的制造方法流程图，图12A至12C绘示图9的半导体封装件的制造示意图。由于步骤S202至S208相似于步骤S102至S108，在此不再重复赘述，以下从步骤S210开始说明。
于步骤S210中，如图12A所示，往封装材料618的方向且沿该些半导体组件108之间的部分(即沿封装件单元区R的范围)，先后切割封装材料618及电性连接部624，以形成数个封装单元610及数个电性连接单元606。本实施例的切割步骤采用半穿切(half-cut)方式。
切割动作完成后，封装单元610的第三外侧面610c、电性连接单元606的第二部分606b的第二外侧面606c、基板616的第一表面616a及电性连接单元606的第一部分606a的上表面606f外露。
由于切割路径P3经过重迭的封装材料618及电性连接部624，故第三外侧面610c与第二外侧面606c大致上切齐。
此外，切割路径P3未切割到基板616，而是止于基板616的第一表面616a，其中，基板单元602的第一表面602a与电性连接单元606的上表面606f大致上切齐。
然后，于步骤S212中，如图12B所示，应用例如是激光或刀具切割技术，于封装单元610上形成凹口614。
然后，于步骤S214中，如图12C所示，形成EMI防护膜612覆盖封装单元610中暴露出的外表面610b的至少一部分、封装单元610的凹口壁面614b的至少一部分及电性连接单元606的第二外侧面606c的至少一部分及基板616的第一表面616a的至少一部分。
然后，于步骤S216中，往EMI防护膜612的方向且沿该些半导体组件108之间的部分(即沿封装件单元区R的范围)，先后切割EMI防护膜612及基板616，以形成数个如图9所示的半导体封装件600。其中，基板616被切割成数个基板单元602。
于另一实施方面中，亦可往基板616的方向，先后切割基板616及EMI防护膜612，同样可形成数个如图9所示的半导体封装件600。
第三实施例
请参照图13，其绘示依照本发明第三实施例的半导体封装件的剖视图。半导体封装件800包括基板单元802、接地部、电性连接单元、半导体组件108、封装单元810及EMI防护膜812。其中，接地部第一子可挠性板(flexible plate)804且电性连接单元第二子挠性板806。基板单元802具有相对的第一表面802a与第二表面802e。
封装单元810可以是封胶，其包覆半导体组件108并定义一凹口814。凹口814相似于第一实施例的凹口114，在此不再重复说明。
第一子可挠性板804与第二子挠性板806一体成形而成为一可挠性板824。其中，第一子可挠性板804及第二子挠性板806的材质具导电性，例如是金属。
EMI防护膜812覆盖封装单元810的外表面810b的至少一部分、封装单元810的凹口壁面814b的至少一部分及基板单元802的第一外侧面802c的一部分。
半导体组件108设于基板单元802的第一表面802a，第一子可挠性板804设于基板单元802的第二表面802e，其可电性连接于一外部接地电路，例如是电路板的接地端。第二子挠性板806覆盖基板单元802的第一外侧面802c的一部分并电性接触于EMI防护膜812，使EMI防护膜812可通过第二子挠性板806电性连接至接地端，降低EMI对半导体组件108的干扰程度。
EMI防护膜812、第一子可挠性板804及第二子挠性板806完全包围半导体组件108，可发挥较完整的EMI防护作用。
此外，EMI防护膜812的底面812e与第一子可挠性板804的底面804e大致上切齐，然此非用以限制本发明。
以下以图14并搭配图15A至15D说明图13的半导体封装件800的制造方法。图14绘示依照本发明第三实施例的半导体封装件的制造方法流程图，图15A至15D绘示图13的半导体封装件的制造示意图。
于步骤S302中，提供如图15A所示的基板816。基板816具有相对的第一表面816a与第二表面816e。
于步骤S304中，提供数个如图15A所示的可挠性板824。可挠性板824由第一子挠性板804及第二子挠性板806所组成。
然后，于步骤S306中，设置如图15A所示的可挠性板824于基板816的第二表面816e上。
然后，于步骤S308中，提供数个如图15A所示的半导体组件108。
然后，于步骤S310中，如图15A所示，设置该些半导体组件108于基板816的第一表面816a上。其中，半导体组件108的位置对应于第一子挠性板804。
然后，于步骤S312中，如图15B所示，以封装材料818包覆半导体组件108。
然后，于步骤S314中，如图15C所示，对应第一子挠性板804的范围，切割封装材料818(封装材料818绘示于图15B)及基板816，以形成数个封装单元810及数个基板单元802(图15C仅绘示出单个基板单元802及单个封装单元810)。其中，于切割步骤后，基板单元802露出其第一外侧面802c。此外，本实施例的切割步骤采用全穿切(full-cut)方式。
于本步骤S314中，可将基板816黏贴于载板820上。切割路径P5可略为切割到载板120的黏贴层(未绘示)以完全分离该些封装单元810及该些基板单元802。此外，切割路径P5略微或不切割到第二子挠性板806，使切割步骤后，第二子挠性板806仍连接于第一子可挠性板804且外露出来，如图15C所示。之后，移除载板820，以分离可挠性板824与载板820。可挠性板824与载板820在分离后，基板单元802及封装单元810仍紧贴于可挠性板824上。
然后，于步骤S316中，以相似于第一实施例的凹口114的形成方法，于封装单元810上形成如图13所示的凹口814。
然后，于步骤S318中，如图15D所示，折弯第二子挠性板806，使第二子挠性板806接触到基板单元802的第一外侧面802c。
然后，于步骤S320中，形成如图13所示的EMI防护膜812覆盖封装单元810的外表面的至少一部分、凹口814的凹口壁面814b的至少一部分及第二子挠性板806的外表面的至少一部分。至此，形成如图13所示的半导体封装件800。
第四实施例
请参照图16，其绘示依照本发明第四实施例的半导体封装件的剖视图。第四实施例中与第三实施例相同之处沿用相同标号，在此不再赘述。第四实施例的半导体封装件900与第三实施例的半导体封装件800不同之处在于，半导体封装件900的EMI防护膜912未覆盖第二子挠性板906。
半导体封装件900包括基板单元902、第一子可挠性板904、第二子挠性板906、半导体组件108、封装单元910及EMI防护膜912。封装单元910定义一凹口914并具有对应于凹口914的凹口壁面914b。其中，基板单元902具有相对的第一表面902a与第二表面902e，半导体组件108设于第一表面902a上。
EMI防护膜912覆盖封装单元910的外表面910b的至少一部分及凹口壁面914b的至少一部分。
第一子可挠性板904与第二子挠性板906一体成形而成为可挠性板924。第一子可挠性板904设于基板单元902的第二表面902e上，其可电性连接于一外部接地电路，例如是电路板的接地端。第二子挠性板906覆盖基板单元902的第一外侧面902c及EMI防护膜912的一部分。由于第二子挠性板906电性接触于EMI防护膜912，使EMI防护膜912可通过第二子挠性板906电性连接于该外部接地电路。
请参照图17及图18，图17绘示依照本发明第四实施例的半导体封装件的制造方法流程图，图18绘示图16的半导体封装件的制造示意图。步骤S402至S416相较于步骤S202至S216不同之处在于，步骤S402所提供的基板不具接地部104及电性连接部124。以下从步骤S418开始说明。
于步骤S418中，如图18(仅绘示出单个基板单元)所示，设置可挠性板924于基板单元902的第二表面902e上。其中，可挠性板924由第一子挠性板904及第二子挠性板906所组成。
然后，于步骤S420中，折弯图18的第二子挠性板906，使第二子挠性板906覆盖基板单元902的第一外侧面902c并接触到EMI防护膜912，以形成如图16所示的半导体封装件900。
本发明上述实施例所揭露的半导体封装件及其制造方法，半导体封装件的凹口可避开半导体封装件周遭的干涉物，藉以降低电子装置内半导体封装件周遭的空间设计难度，缩短产品设计时程。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (22)

1.一种半导体封装件，包括：
一基板单元；
一接地部，设于该基板单元；
一电性连接单元，设于该基板单元上并电性连接于该接地部；
一半导体组件，设于该基板单元上；
一封装单元，包覆该半导体组件并定义一凹口，该封装单元并具有对应于该凹口的一凹口壁面；以及
一电磁干扰EMI防护膜，覆盖该封装单元、该凹口壁面及该电性连接单元。
2.如权利要求1所述的半导体封装件，其中该封装单元具有对应于该凹口的一凹口侧面，该凹口侧面与该封装单元的上表面间夹一钝角。
3.如权利要求1所述的半导体封装件，其中该电性连接单元一电性突出部。
4.如权利要求3所述的半导体封装件，其中该电性突出部包括一第一部分及一第二部分，该第一部分埋入该基板单元内部以电性连接于该接地部，该第二部分突出于该基板单元。
5.如权利要求3所述的半导体封装件，其中该基板单元具有一第一外侧面，该电性突出部具有一第二外侧面，该封装单元具有一第三外侧面；
其中，该第一外侧面、该第二外侧面及该第三外侧面实质上切齐。
6.如权利要求4所述的半导体封装件，其中该电性突出部的该第二部分具有一第二外侧面，该封装单元具有一第三外侧面；
其中，该第三外侧面及该第二外侧面实质上切齐。
7.如权利要求1所述的半导体封装件，其中该电性连接单元位于该基板单元的第一表面上。
8.如权利要求7所述的半导体封装件，其中该电性连接单元具有一第二外侧面，该封装单元具有一第三外侧面；
其中，该第三外侧面及该第二外侧面实质上切齐。
9.如权利要求8所述的半导体封装件，其中该基板单元更具有一第一外侧面，该第一外侧面、该第二外侧面及该第三外侧面实质上切齐。
10.如权利要求1所述的半导体封装件，其中该接地部一第一子可挠性板，该电性连接单元一第二子挠性板，该第一子可挠性板与该第二子挠性板一体成形，该第一子可挠性板设于该基板单元的底面，该第二子挠性板设于该基板单元的一第一外侧面上并接触于该EMI防护膜。
11.一种半导体封装件的制造方法，包括：
提供一基板，该基板具有一接地部及一电性连接部，该电性连接部形成于该基板上并电性连接于该接地部；
提供一半导体组件；
设置该半导体组件于该基板上；
以一封装材料包覆该半导体组件及该电性连接部；
切割该封装材料、该电性连接部及该基板，其中该封装材料被切割成一封装单元、该电性连接部被切割成一电性连接单元；
形成一凹口于该封装单元上，其中该封装单元具有对应该凹口的一凹口壁面；以及
形成一EMI防护膜覆盖该封装单元、该凹口壁面及该电性连接单元。
12.如权利要求11所述的制造方法，其中于切割该封装材料、该电性连接部及该基板的该步骤中，该基板被切割成一基板单元，该电性连接单元一电性突出部，该电性突出部包括一第一部分及一第二部分，该第一部分埋入该基板单元内以电性连接于该接地部，该第二部分突出于该基板单元外。
13.如权利要求12所述的制造方法，其中于切割该封装材料、该电性连接部及该基板的该步骤中，该基板被切割成一基板单元，该基板单元露出一第一外侧面，该电性突出部露出一第二外侧面，该封装单元露出一第三外侧面；
其中，该第一外侧面、该第二外侧面及该第三外侧面实质上切齐。
14.如权利要求11所述的制造方法，其中于切割该封装材料、该电性连接部及该基板的该步骤中，该基板被切割成一基板单元，该电性连接单元位于该基板单元的第一表面上。
15.如权利要求14所述的制造方法，其中于切割该封装材料、该电性连接部及该基板的该步骤中，该基板单元露出一第一外侧面，该电性连接单元露出一第二外侧面，该封装单元露出一第三外侧面；
其中，该第一外侧面、该第二外侧面及该第三外侧面实质上切齐。
16.一种半导体封装件的制造方法，包括：
提供一基板，该基板具有一接地部及一电性连接部，该电性连接部形成于该基板上并电性连接于该接地部；
提供一半导体组件；
设置该半导体组件于该基板上；
以一封装材料包覆该半导体组件及该电性连接部；
切割该封装材料及该电性连接部，其中该封装材料被切割成一封装单元，该电性连接部被切割成一电性连接单元；
形成一凹口于该封装单元上，该封装单元具有一对应于该凹口的凹口壁面；
形成一EMI防护膜覆盖该封装单元、该凹口壁面及该电性连接单元；以及
切割该基板及该EMI防护膜。
17.如权利要求16所述的制造方法，其中于切割该基板及该EMI防护膜的该步骤中，该基板被切割成一基板单元，该电性连接单元一电性突出部，该电性突出部包括一第一部分及一第二部分，该第一部分埋入该基板单元内部以电性连接于该接地部，该第二部分突出于该基板单元的第一表面。
18.如权利要求17所述的制造方法，其中于切割该封装材料及该电性连接部的该步骤中，该第二部分露出一第二外侧面，该封装单元露出一第三外侧面；
其中，该第三外侧面及该第二外侧面实质上切齐。
19.如权利要求16所述的制造方法，其中于切割该基板及该EMI防护膜的该步骤中，该基板被切割成一基板单元，该电性连接单元位于该基板单元的第一表面上。
20.如权利要求19所述的制造方法，其中于切割该封装材料及该电性连接部的该步骤中，该电性连接单元露出一第二外侧面，该封装单元露出一第三外侧面；
其中，该第三外侧面及该第二外侧面实质上切齐。
21.一种半导体封装件的制造方法，包括：
提供一基板，该基板具有一第一表面与一第二表面，该第一表面相对于该第二表面；
提供一半导体组件；
设置该半导体组件于该基板的该第一表面上；
以一封装材料包覆该半导体组件；
切割该封装材料，其中该封装材料被切割成一封装单元；
形成一凹口于该封装单元上，该封装单元具有对应于该凹口的一凹口壁面；
形成一EMI防护膜覆盖该封装单元及该凹口壁面；以及
切割该基板及该EMI防护膜，其中该基板被切割成一基板单元；
设置一可挠性板于该基板单元上；以及
使该可挠性板接触该EMI防护膜。
22.一种半导体封装件的制造方法，包括：
提供一基板，该基板具有一第一表面与一第二表面，该第一表面相对于该第二表面，
提供一可挠性板，该可挠性板由一第一子挠性板及一第二子挠性板组成；
设置该可挠性板于该基板的该第二表面上；
提供一半导体组件；
设置该半导体组件于该基板的该第一表面上；
以一封装材料包覆该半导体组件与该基板的该第一表面；
对应该第一子挠性板的范围，切割该封装材料及该基板，其中该封装材料被切割成一封装单元，该基板被切割成一基板单元；
形成一凹口于该封装单元上，该封装单元具有对应于该凹口的一凹口壁面；
使该第二子挠性板接触该基板单元的一第一外侧面；以及
形成一EMI防护膜覆盖该封装单元、该凹口壁面及该第二子挠性板。
CN201010262690XA 2010-08-18 2010-08-18 半导体封装件与其制造方法 Active CN101924084B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010262690XA CN101924084B (zh) 2010-08-18 2010-08-18 半导体封装件与其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010262690XA CN101924084B (zh) 2010-08-18 2010-08-18 半导体封装件与其制造方法

Publications (2)

Publication Number Publication Date
CN101924084A true CN101924084A (zh) 2010-12-22
CN101924084B CN101924084B (zh) 2012-09-19

Family

ID=43338896

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010262690XA Active CN101924084B (zh) 2010-08-18 2010-08-18 半导体封装件与其制造方法

Country Status (1)

Country Link
CN (1) CN101924084B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1204152A (zh) * 1997-06-27 1999-01-06 日本电气株式会社 半导体器件
US6396159B1 (en) * 1997-06-27 2002-05-28 Nec Corporation Semiconductor device
JP2004297054A (ja) * 2003-03-13 2004-10-21 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US20060113642A1 (en) * 2004-11-30 2006-06-01 Atsunori Kajiki Semiconductor device
CN101645436A (zh) * 2008-08-08 2010-02-10 日月光半导体制造股份有限公司 具有电磁干扰防护体的半导体封装件及其形成方法
CN101800215A (zh) * 2009-02-11 2010-08-11 日月光半导体制造股份有限公司 无线通讯模组封装构造

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1204152A (zh) * 1997-06-27 1999-01-06 日本电气株式会社 半导体器件
US6396159B1 (en) * 1997-06-27 2002-05-28 Nec Corporation Semiconductor device
JP2004297054A (ja) * 2003-03-13 2004-10-21 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US20060113642A1 (en) * 2004-11-30 2006-06-01 Atsunori Kajiki Semiconductor device
CN101645436A (zh) * 2008-08-08 2010-02-10 日月光半导体制造股份有限公司 具有电磁干扰防护体的半导体封装件及其形成方法
CN101800215A (zh) * 2009-02-11 2010-08-11 日月光半导体制造股份有限公司 无线通讯模组封装构造

Also Published As

Publication number Publication date
CN101924084B (zh) 2012-09-19

Similar Documents

Publication Publication Date Title
CN104604248B (zh) 具有模制互联器件的mems麦克风封装
JP5623836B2 (ja) 防水コネクタの製造方法
CN102077700B (zh) 电路模块及其制造方法
CN101339939B (zh) 封装结构及其封装方法
EP2410561A1 (en) Circuit module and electronic device
EP1631137A1 (en) Module component and method for manufacturing the same
CN101339940B (zh) 封装结构及其封装方法
KR20070051697A (ko) 스마트 카드 몸체, 스마트 카드 및 이들의 제조 방법
CN103517190A (zh) 驻极体电容麦克风
CN102315199A (zh) 模块和便携式终端
WO2004027882A3 (de) Leadframe-basiertes gehäuse, oberflächenmontierbares optoelektronisches bauelement und verfahren zur herstellung
TW201041054A (en) Electronic component manufacturing method and packaging structure thereof
US6815249B2 (en) Surface-mount device and method for manufacturing the surface-mount device
KR20110058675A (ko) 발광 다이오드 및 그 제작방법
CN108882567B (zh) 一种pcb的制作方法
US20220320008A1 (en) Module
CN102254901B (zh) 具有防电磁干扰结构的半导体结构与其制造方法
CN102044532A (zh) 无线通信模块及其制造方法
CN105336629A (zh) 电子封装模块的制造方法以及电子封装模块
CN101937905B (zh) 半导体封装件与其制造方法
CN104112716A (zh) 屏蔽罩、半导体封装件及制法暨具有该屏蔽罩的封装结构
CN101924084B (zh) 半导体封装件与其制造方法
CN101211898A (zh) 具有静电防护、电磁隔离以及抗氧化的封装结构及其制造方法
CN219085958U (zh) 模块
CN107222595A (zh) 壳体组件、制备方法及移动终端

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB03 Change of inventor or designer information

Inventor after: Hong Liqun

Inventor after: Tang Heming

Inventor before: Hong Liqun

COR Change of bibliographic data

Free format text: CORRECT: INVENTOR; FROM: HONG LIQUN TO: HONG LIQUN TANG HEMING

C14 Grant of patent or utility model
GR01 Patent grant