CN101919271A - 驻极体传声器的滤波器电路 - Google Patents
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Abstract
一种微型驻极体传声器包括输入缓冲电路。该输入缓冲电路包括含浮空接地衬底和p-n结的集成电路。该p-n结作为电容器耦合于输入缓冲电路的滤波器电路。
Description
技术领域
本专利涉及侦听装置领域，尤其涉及可与侦听装置的驻极体传声器一起使用的滤波器电路。
背景
助听仪(HI)装置中使用的微型驻极体传声器通常包含电子滤波器以取得HI系统改善的性能。低通滤波器(LPF)能用来解决HI对容易使输入缓冲器饱和的例如风和公路噪声等高振幅、低频率干扰的敏感度。高通滤波器(HPF)能用来排斥较高频率的干扰，例如来自信号处理器件的超声波干扰和切换噪声。
替代地，HI装置的传声器可包含机械滤波器，例如装置音频端口内提供滤波效果的滤网或其它结构。一般位于HI装置的传声器输入端口的物理滤网可用来对传声器的固有谐振实现声学衰减。
用电子滤波器取代机械网滤器，通过减小机械滤波器所固有的噪声而提供某些性能优势。另外，电子滤波器还允许将滤波器组件集成在助听仪的其它电子器件中。
在HI集成电路上集成滤波器器件而不是在电路组件上使用分立器件，对工艺性、可靠性和成本来说都是很理想的。在这些器件的体积减小(主要针对外部片状电容器)和集成这些器件所需的面积之间存在折衷。对于覆盖面积非常小的传声器，使传声器内部电路的体积最小化和减小对输入造成负载的寄生电容是重要的。减小输入的寄生电容负载也是最小化传声器的灵敏度损失所必需的。
为了减小因传声器寄生电容引起的灵敏性损失，浮空衬底以这样一种方法被驱动，即隔绝在带电的背极板(缓冲电路的输入)和芯片衬底中存在的寄生电容。这一配置示出于共同享有的美国专利5,466,413，该文献清楚地援引包含于此。一般来说，芯片的衬底被接地，而寄生电容在对地输入上表现为容性负载减小电路增益和总传声器灵敏度。由于芯片非常靠近传声器的背极板且驱动缓冲输入的原动电容很小(因为传声器封装和制造公差很小)，这种寄生电容可明显地降低覆盖面积非常小的传声器的传声器灵敏度。原动电容在皮法数量级，因此上百飞法数量级的寄生电容可能将灵敏度减小一个分贝(dB)。
浮空衬底并用输入信号的经缓冲复制信号驱动它可能用来隔绝寄生电容以减小信号损失。这种方法的缺陷是由于保护信号对输入的反馈而增加电路噪声。这进一步强调了即使在被隔绝时也要最小化寄生电容的必要性。这种寄生电容最小化的一种方法是增大传声器的背极板和电路组件之间的间隙。这在微型传声器中不容易实现。另一种方法是减小集成电路芯片的面积。
可使用隔膜电容器或利用p-n结的耗尽区来实现集成滤波电容器。使单位面积电容最大化帮助设计者最小化芯片的面积。集成电路的结电容已在现有技术中应用于接地衬底设计。然而，由于在正常场合或大覆盖面积微型驻极体传声器中使用浮栅衬底结构很少受益，因此它们尚未在这类场合下使用。
附图简述
为了更完整理解本公开，应当参照下面的详细说明和附图。
图1是根据本发明较佳实施例采用的传声器换能器的图示。
图2是在图1所示传声器电路中纳入一个或多个滤波器的电路图。
图3是根据本发明较佳实施例的纳入一个或多个滤波器结构的硅芯片的示意图。
图4是根据本发明较佳实施例的纳入一个或多个滤波器结构的硅芯片的示意图。
图5是根据本发明较佳实施例的纳入一个或多个滤波器结构的硅芯片的示意图。
本领域内技术人员将会理解，图中的要素为简单和清晰而示出。还要理解，某些动作和/或步骤可以特定发生顺序说明和描述，然而本领域内技术人员将能理解这种针对顺序的说明不是实际需要的。还应理解，本文中采用的术语和表达具有与其相应学术和研究领域对应的普通含义，特殊含义在本文中予以描述。
详细说明
尽管本发明可以有各种修改和替代形式，然而在附图和实施例中以示例方式给出的某些实施例将在本文中详细地说明。然而应当理解，这种公布不旨在将本发明限制于所描述的具体形式，相反，本发明旨在覆盖落在由所附权利要求书限定的本发明精神和范围内的全部修正、替代和等效物。
可用于任何数量将声音信号转换成这些信号的电子形式的装置的微型驻极体传声器可包括作为关联缓冲电路一部分的电子滤波。微型驻极体传声器可包含在例如助听器的助听仪器中，并且滤波/缓冲电路可包含在与助听仪器关联的集成电路芯片中。当然，对微型驻极体传声器的应用不存在限制，它们可用于通信装置、计算装置或需要将声音信号转换成电信号的几乎任何应用场合。
微型驻极体传声器的缓冲电路可包括一级或多级滤波，例如缓冲电路可包含限定通频带的低通滤波器(LPF)和高通滤波器(HPF)。LPF可配置成排斥容易使缓冲电路饱和的诸如风和公路噪声等高振幅、低频率干扰。HPF可配置成排斥诸如来自信号处理器件的超声干扰和切换噪声等高频干扰。较为有利地，HPF可取代设置在传声器进口的传统使用的物理/声音网滤器。这种HPF的使用可进一步减少或消除输入网阻噪声，这提供系统噪声的总量减小并减小了制造难度。
图1示出的微型驻极体传声器100包含传声器壳102和将壳102外部耦合于内部106的进口104。内部106由背极板108和隔膜110组件分割成前容积112和后容积114。如此，传声器100是传统设计，尽管应当理解本发明可应用于替代性结构。如公知那样，背极板108和隔膜110组件形成电容器，其值响应隔膜110与背极板108的相对位置的改变而改变，而隔膜110与背极板108的相对位置变化则响应于隔膜110上的声压。
微型驻极体传声器100还包括电路组件116，例如印刷电路板或其上设置或可工作地耦合有一个或多个电路器件的适当结构。一种这样的器件，集成电路118表示为可操作地耦合于电路组件116。该电路组件116适于通过例如丝焊120耦合于背极板108，尽管可使用将背极板108耦合于电路组件116的其它结构。由于背极板108的带电特性，可能在背极板108和电路组件116之间建立杂散或寄生电容122。
集成电路118除与传声器100关联的其它信号处理电路外还可包括缓冲电路200。在图2所示实施例中，缓冲电路200包括第一缓冲级202、第二缓冲级204、包含耦合在输入212和输出214之间的低通滤波器(LPF)208和高通滤波器(HPF)210的滤波器206。缓冲电路200还耦合于电源216和地面或基准面219。第一缓冲级202可包括第一和第二输入晶体管220和222、第一和第二输入二极管224、226和电阻器250，并具有输出MNOUT1。第一输入晶体管220可以是耗尽型NMOS晶体管通过端子VIN耦合于传声器100的背极板108。输入212进一步通过反并联二极管224、226偏置向地面219。第二缓冲级204可包括第一和第二输出晶体管230、232和电阻器234并具有输出MNOUT2。第一缓冲级202和第二缓冲级204可由例如带通滤波器的滤波器206分隔。
如图2所示，滤波器206包括形成通频带的LPF 208和HPF 210。LPF 208可位于第一缓冲级202或第二缓冲级204中任何一个的输出端。如果电容器是集成的，则将LPF 208设置在第一缓冲级202的输出端是有利的。这是因为通常希望传声器缓冲器具有低输出阻抗，并且LPF 208的有用转角频率决定着相对大电容的使用。设定HPF 210的转角频率也决定着使用相对大的电容，例如几百皮法数量级的电容。输入二极管226和220形成换能器的原动电容连接于VIN(未示出)的HPF。二极管直流偏置于地面并具有大约10T欧姆的电阻。这是传声器缓冲器的正常偏置方案。
MNOUT1的偏置电流由第二输入晶体管222和电阻器250形成的恒流源设定，该晶体管222可以是耗尽型NMOS晶体管。第一级缓冲器的输出阻抗和电阻器240形成低通滤波器208的R。C由结电容242形成。
第二缓冲级204由HPF结电容246驱动并通过HPF电阻器244向地面直流偏压。HPF电容器246由在VFILTER偏置的衬底一n型隔离层的结电容形成。衬底连接于第二缓冲级204的输入端并因此向地面直流偏置并在LPF 208输出端用输入信号的缓冲形式驱动。这是防止来自连接于VIN和衬底的换能器100的输出的寄生电容252的一种优选实现，由于这允许衬底-隔离结二极管作为HPF电容器246的一部分。这有助于增加芯片面积利用率，当采用浮空衬底设计时，这样做有助于最小化寄生反馈电容并因此最小化电子噪声。
较为有利地，滤波器电容可使用许多半导体制造工艺中可用的隔离区形成的结型二极管的电容提供，包括例如多数模拟双CMOS工艺可形成这些滤波器电容器中的一个或多个。这些结型二极管存在于衬底和多个隔离区之间。该结电容器可层叠有线性电容器或其它电路以使每单位面积的电容最大。在微型驻极体传声器100的电阻缓冲电路200中可将这类结电容用于浮空衬底设计以形成电子滤波器(例如LPF 208和HPF 210)，从而使芯片覆盖面积显著减小。
浮空衬底设计中结电容的使用有助于最小化将滤波功能加至集成电路芯片118时的芯片面积影响。LPF 208的典型值将转角频率设置在12KHz，这与例如传声器100的微型驻极体换能器的典型声学谐振频率对应。由于LPF电阻器240(包括缓冲器202的输出电阻)处于缓冲输出的信号路径上，因此电阻器240(以及缓冲器202的输出电阻)应当最小化以减小热噪声对系统噪声的作用。这使较大值电容器242在几百皮法数量级以保持低的电子噪声。由于HPF 210可从低值电阻器244(大约5-10M欧姆)获得良好噪声特性的益处，80-100Hz的HPF转角频率要求HPF电阻器246也需要几百皮法。
在一些应用中，例如在微型驻极体传声器100中，其中通过使衬底浮空和最小化芯片面积而减小经过耦合电容至芯片背部的信号损失而实现灵敏度提高，对滤波器使用结电容是有利的。由于缓冲电路200中内部节点的峰间信号振幅很小，因此多数HI应用可忍受这些结电容的非线性特征。由于缓冲电路200是阻抗缓冲器，因此结电容可通过与输入信号同相的信号偏置，这进一步减小了正向偏置集中在滤波器208或210中的任意结的风险。随信号偏压的变化也可使角频率偏移。这也能在多数HI应用得到容忍，或在其它应用中得到补偿。
在传声器100的接地衬底设计中利用的结电容不会给予最小化信号损失的同样优点。这是因为缓冲器-衬底(地面)的输入上的负载效果。这种情况下，通过在接地衬底中使用结型二极管而增加芯片面积利用率的优点无法解决容性负载招致的增益下降。
由于电容器的面积将增加芯片面积并增加从输入至衬底的寄生电容，因此在浮空衬底设计中使用线性电容器也不会象使用结电容那么有利。由于无法使反馈电容减至最小，这不会是减小电路噪声的优选方案。
浮空衬底设计中芯片面积更为有效和较佳的使用应使电容器位于隔离区内，该隔离区也用作增大该面积利用率的结电容。
要注意，LPF 208和HPF 210也能由并联于结电容布线并包含在与结电容处于同一隔离区内以增加每单位面积结构的电容的线性电容器构成。
图3示出LPF电容器242的横截面的示图。第一级的输出阻抗和电阻器240的串连组合驱动LPF电容器242的阴极，它是图3所示线性分层电容器312的n型隔离区306。该线性电容器312坐落在p型阱区302，其与n型隔离层306的结电容可充当LPF 208或HPF 210电容器的一部分，这取决于其是否向地面或第二级的输入偏置。图3示出在p型衬底310上生长p型外延层308的双CMOS工艺。类似结构可用于如图4所示的n型外延工艺，其中以4开头的相同附图标记来表示相似要素。图3和图4分别示出层叠的聚电容器312、412。对于图4的结构，聚合-分散电容器是通过p型注入414而不是如图3所示的n型注入314制成的。在这种情形下，可通过如图5所示添加额外的隔离结而获得更大的每单位面积电容，在图5中，将p型隔离层516添加在n型埋入层506的顶部。
要理解，对上述方法的多种变化是可行的。上述方法的变化例如包括以不同顺序执行上述步骤。此外，可将一个以上的联系组件安装在换能器中。在另一例子中，联系组件可形成为驱动组件的其它器件的一部分。在又一例子中，驱动组件的其它器件可以同样方式形成。
本文中参引的所有参考文献——包括公报、专利申请和专利——援引包含于此，就象每篇参考文献单独和专门地表示作为参考纳入于此并在本文中完全地阐述那样。
本发明的较佳实施例描述于此，包括实现本发明的发明人已知的最佳方式。应当理解，所述实施例仅为示例性的并且不应当认为对本发明的范围构成限制。
Claims (8)
1.一种用于换能器的缓冲电路，包括：
含浮空衬底和p-n结的集成电路；以及
形成在所述集成电路内的滤波器电路，所述滤波器电路包括由所述p-n结形成的电容器。
2.如权利要求1所述的缓冲电路，其特征在于，所述滤波器电路包括第一滤波器和第二滤波器，所述p-n结包括第一p-n结和第二p-n结，其中所述第一p-n结形成所述第一滤波器的第一电容器而所述第二p-n结形成所述第二滤波器的第二电容器。
3.如权利要求1所述的缓冲电路，其特征在于，包括耦合于所述换能器的输出的第一缓冲级和提供缓冲电路输出的第二缓冲级，所述滤波器电路设置在所述第一缓冲级和所述第二缓冲级之间。
4.如权利要求1所述的缓冲电路，其特征在于，所述p-n结形成在所述集成电路的隔离区内。
5.如权利要求1所述的缓冲电路，其特征在于，包括耦合于所述p-n结的线性电容器。
6.如权利要求1所述的缓冲电路，其特征在于，所述电容器是非线性的。
7.如权利要求1所述的缓冲电路，其特征在于，所述p-n结与所述换能器的输出信号同相地偏置。
8.一种微型驻极体传声器，包括：
用于所述传声器的含声音进口的壳；
设置在所述壳内的背板/隔膜组合件，所述组合件具有响应于入射到所述隔膜上的声压的输出；
设置在所述壳内的耦合于所述输出的包含浮空接地衬底和p-n结的集成电路；以及
形成在所述集成电路内的滤波器电路，所述滤波器电路包括由所述p-n结形成的电容器。
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