CN101902225A

CN101902225A - 双极性曼彻斯特码解码装置及方法

Info

Publication number: CN101902225A
Application number: CN2010102328652A
Authority: CN
Inventors: 刘中海
Original assignee: Luoyang Institute of Electro Optical Equipment AVIC
Current assignee: Luoyang Institute of Electro Optical Equipment AVIC
Priority date: 2010-07-21
Filing date: 2010-07-21
Publication date: 2010-12-01
Anticipated expiration: 2030-07-21
Also published as: CN101902225B

Abstract

本发明涉及双极性曼彻斯特码解码装置及方法，属于通讯技术领域；本发明的双极性曼彻斯特码解码装置包括可编程逻辑器件，该可编程逻辑器件中设置有：数据有效检测逻辑单元，用于检测输入可编程逻辑器件中的数据是否有效；数据采样逻辑单元，用于采样数据,并将采集到的数据存入采样寄存器逻辑单元；采样寄存器逻辑单元，用于存储采样数据；数据解码逻辑单元，用于将采样寄存器逻辑单元中存储的数据解码；数据接收缓冲器逻辑单元，用于存放解码后的系统可传输的数据。本发明的双极性曼彻斯特码解码装置这种设置能够实现双极性曼彻斯特码的解码，而且实现了装置小型化设计，提高了系统集成度。

Description

双极性曼彻斯特码解码装置及方法

技术领域

本发明涉及双极性曼彻斯特码解码装置及方法，属于通讯技术领域。

背景技术

曼彻斯特（Manchester）编码是一种采用相位编码的串行通信编码方式，应用于各种通讯系统中。例如，目前在航空电子系统中广泛使用的MIL-STD-1553B总线（Digital Internal Time Division Command/Response Multiplex Data Bus）就使用了曼彻斯特编码传输数据。

常用的曼彻斯特码解码方式分为两大类，一类是使用软件对数据进行实时采样的软件解码，其缺点是的CPU资源占用比较大，而且，由于软件运行时间上的不稳定性，会造成采样和解码的错误；另一类是使用硬件的解码器，通常使用锁相环和异步时序电路来实现，这类解码器的优点是工作稳定、抗干扰能力强，缺点是硬件电路比较复杂。

目前广泛使用的大规模可编程器件CPLD/FPGA可以支持高达几百兆的时钟频率，规模可达百万门以上，可以方便的将复杂的逻辑功能集成其中，即实现了系统的小型化又利于产品的保密。一般来说，CPLD/FPGA更适合用来设计同步时序电路，如果用来设计异步时序电路的话效率会比较低。

发明内容

本发明的目的是提供一种双极性曼彻斯特码解码装置，以实现系统小型化设计，提高系统集成度。

本发明的另一目的是提供一种双极性曼彻斯特码解码方法，用在双极性曼彻斯特码解码装置上，实现双极性曼彻斯特码的快速解码。

为实现上述目的，本发明的双极性曼彻斯特码解码装置包括可编程逻辑器件，该可编程逻辑器件中设置有：

数据有效检测逻辑单元，用于检测输入可编程逻辑器件中的数据是否有效；

数据采样逻辑单元，用于采样数据 ,并将采集到的数据存入采样寄存器逻辑单元；

采样寄存器逻辑单元，用于存储采样数据；

数据解码逻辑单元，用于将采样寄存器逻辑单元中存储的数据解码；

数据接收缓冲器逻辑单元，用于存放解码后的系统可传输的数据。

进一步的，所述可编程逻辑器件为CPLD或FPGA。

本发明的双极性曼彻斯特码解码方法步骤如下：

（1）将差分数字信号“数据正”和“数据负”输入可编程逻辑器件，该可编程逻辑器件的数据有效检测逻辑单元判断输入的数据是否有效，当“数据正”和“数据负”信号不同时为“0”或“1”时，“数据有效”信号变为“1”，表示输入的数据有效，当前传输线上有数据；

（2）当收到数据有效检测逻辑单元发出的数据有效信号后，数据采样逻辑单元使用2倍于数据传输率的频率采样数据信号，数据采样逻辑单元在“数据有效”信号为“1”时，生成“采样”信号，在“采样”信号为“1”时采样“数据正”，并将采集到的数据存储在采样寄存器，待“数据有效”信号变为“0”表示采样结束；

（3）将采样电路采集到的采样寄存器逻辑单元中的数据解码，数据解码依照采样寄存器中的数据每两位解码出一位数据；

（4）将解码后的数据存入数据接收缓冲器中，以备数据输出。

进一步的，所述步骤（3）中采样寄存器中的数据每两位解码出一位数据，当两位数据为“10”时，解码数据为“1”，当两位数据为“01”时，解码数据为“0”。

本发明的双极性曼彻斯特码解码装置包括有可编程逻辑器件，该可编程逻辑器件中设有数据有效检测、数据采样、采样寄存器、数据解码和数据接收缓冲器逻辑单元，这种设置能够实现双极性曼彻斯特码的解码，而且实现了装置小型化设计，提高了系统集成度。

本发明的双极性曼彻斯特码解码方法，应用于双极性曼彻斯特码解码装置中，能够高效、快速、准确的实现对输入的有效数据的解码。

附图说明

图1是本发明的双极性曼彻斯特码解码装置原理示意图；

图2是双极性曼彻斯特码编码示意图；

图3是实施例中当采样到数据有效检测波形图；

图4是实施例中数据采样波形图。

具体实施方式

本发明的双极性曼彻斯特码解码装置如图1所示，包括可编程逻辑器件，该可编程逻辑器件可以为CPLD(complex programmable logic device复杂可编程逻辑器件)或FPGA（field-programmable gate array 现场可编程门阵列）,可编程逻辑器件中设置有：

数据有效检测逻辑单元1，用于检测输入可编程逻辑器件中的数据是否有效；

数据采样逻辑单元2，用于采样数据 ,并将采集到的数据存入采样寄存器逻辑单元；

采样寄存器逻辑单元4，用于存储采样数据；

数据解码逻辑单元3，用于将采样寄存器逻辑单元中存储的数据解码；

数据接收缓冲器逻辑单元5，用于存放解码后的系统可传输的数据。

本发明的双极性曼彻斯特码解码方法应用于双极性曼彻斯特码解码装置，如图2所示的双极性曼彻斯特码编码在传输线上分别用正、负电压表示信号的状态，0电压表示目前线路上没有信号传输，图中21表示时钟信号，22表示数据信号，23表示MANCHESTERⅡ BIPHASEL。

通过收发器将线路上的模拟信号转变为差分数字信号“数据正”和“数据负”进入FPGA或CPLD，如图3所示，图中31表示时钟信号，32表示传输线信号，33表示数据正信号，34表示数据负信号，35表示数据有效信号，数据有效检测逻辑单元判断输入的数据是否有效，当“数据正”和“数据负”信号不同时为“0”或“1”时（即“数据正”和“数据负”不同），“数据有效”信号变为“1”，表示输入的数据有效，当前传输线上有数据，如图4所示，图中41表示时钟信号，42表示采样信号，43表示数据正信号，44表示采样寄存器信号。当收到数据有效检测逻辑单元发出的数据有效信号后，数据采样逻辑单元使用2倍于数据传输率的频率采样数据信号，数据采样逻辑单元在“数据有效”信号为“1”时，生成“采样”信号，在“采样”信号为“1”时采样“数据正”，并将采集到的数据存储在采样寄存器，待“数据有效”信号变为“0”表示采样结束；将采样电路采集到的采样寄存器逻辑单元中的数据解码，数据解码依照采样寄存器中的数据每两位解码出一位数据；将解码后的数据存入数据接收缓冲器中，以备数据输出。

数据解码逻辑单元依据采样寄存器中的数据每两位解码出一位数据，当两位数据为“10”时，解码数据为“1”，当两位数据为“01”时，解码数据为“0”。例如：采样寄存器的数据为“10011010”时，解码可得数据为“1011”，结果存入数据接收缓冲器逻辑单元中。

Claims

1. 一种双极性曼彻斯特码解码装置，其特征在于，该装置包括可编程逻辑器件，该可编程逻辑器件中设置有：

采样寄存器逻辑单元，用于存储采样数据；

2. 根据权利要求1所述的解码装置，其特征在于：所述可编程逻辑器件为CPLD或FPGA。

3. 一种双极性曼彻斯特码解码方法，其特征在于，该方法步骤如下：

4.根据权利要3所述的解码方法，其特征在于：所述步骤（3）中采样寄存器中的数据每两位解码出一位数据，当两位数据为“10”时，解码数据为“1”，当两位数据为“01”时，解码数据为“0”。