CN101894011B - 暂存器、集成电路以及暂存一输入端的状态的方法 - Google Patents

Abstract

本发明揭露一种暂存器，其中包括一移位电路、一闩锁隔离电路以及一维持电路，用以根据一低电压时钟暂存数据。移位电路根据一时钟端点与一输入端点的电压令一移位端点于一参考电压与一高电压切换。时钟端点于参考电压与一低电压间切换。闩锁隔离电路于该时钟端点位于参考电压时令一输出端点与该输入端点隔离，且于时钟端点位于低电压时根据输入端点的状态令输出端点为上述参考电压与高电压中其一。维持电路于时钟端点位于该参考电压时维持该输出端点的状态。

Description

暂存器、集成电路以及暂存一输入端的状态的方法

技术领域

本发明是有关于闩锁(latch)以及暂存器(register)，特别有关于以较低电压的时钟运行的闩锁电路。

背景技术

现今常见的微处理器具有多种运行模式，其中包括多种功耗状态(powerstates)。该些功耗状态包括多种低功耗运行状态，用以降低整体电路的功耗消耗。目前已经存在多种降低功耗消耗的方式，例如，调整工作电压以及/或工作频率且配合调整其它工作参数的多种组合来实现。举例说明之，微处理器的核心工作频率(core operating frequency)可依照一显著因素(significant factor，例如：16倍)降低，且核心电压(core voltage)可被降低至全功耗工作电压(full power operating voltage)的一半乃至更低。在某些低功耗状态下，所采用的策略为降低时钟的电压。降低的时钟电压将被应用于整个芯片，以校准相位或防止相位误差。因为高电压时钟信号会在晶粒中传播较快，并且，高电压时钟信号与低电压时钟信号相较可能于不同时间传递至晶粒内各逻辑电路，致使不希望的时钟扭曲(clock skewdisparities)的问题发生，因此，时钟电压于整个晶粒上必须一致。

以下举例说明低功耗运行状态下，高电压及/或高频率时钟信号于微处理器的情况。例如，不论微处理器处于何种功耗状态，作为微处理器与外部装置的接口的一外部总线(例如：前端总线，front-side bus)可能仍以全电压(full voltage)以及/或不同频率运行。依照频率不同，传统电压调整器可能不具有足够时间将核心数据的电压修正至输出端电压。在另一实施例中，晶粒可能包括使用较高电压的高电压区块或“岛区(island)”。较理想的状况是：即使采用低电压技术，整个晶粒都能使用同样的时钟。因此，此领域需要一种技术，能够以较低电压的时钟闩锁或暂存较高电压的数据。

发明内容

本发明暂存器的一种实施例包括一移位电路、一闩锁隔离电路、以及一维持电路，用以根据一低电压时钟暂存数据。移位电路根据一时钟端点与一输入端点的信号令一移位端点于一参考电压与一高电压切换。时钟端点于参考电压端点与一低电压切换。该低电压与该高电压皆高于该参考电压，且该高电压更高于该低电压。闩锁隔离电路于该时钟端点位于该参考电压时令一输出端点与该输入端点隔离，且于该时钟端点位于该低电压时根据该输入端点的状态令该输出端点为上述参考电压与高电压其一。维持电路用以于该时钟端点为该参考电压时维持该输出端点的状态。

移位电路与第一闩锁电路可由P通道与N通道装置实现。在一种实施例中，移位电路包括一P通道装置，具有一栅极耦接该时钟端点，具有一漏极耦接该移位端点，且具有一源极以及一基极耦接位于上述高电压的一第一电源端点。移位电路还包括一N通道装置，具有一源极耦接该输入端点，具有一基极耦接位于该参考电压的一第二电源端点，具有一漏极耦接该移位端点，具有一栅极耦接该时钟端点。闩锁隔离电路可包括一第二以及一第三P通道装置、以及一第二与一第三N通道装置。第二P通道装置具有一栅极耦接该移位端点，具有一漏极，且具有一源极以及一基极耦接该第一电源端点。该第三P通道装置具有一栅极耦接该输入端点，具有一漏极耦接该输出端点，具有一源极耦接该第二P通道装置的漏极，且具有一基极耦接该第一电源端点。该第二N通道装置具有一漏极耦接该输出端点，具有一基极耦接该第二电源端点，具有一源极，且具有一栅极与耦接该时钟端点。该第三N通道装置具有一漏极耦接该第二N通道装置的源极，具有一基极与一源极耦接该第二电源端点，且具有一栅极耦接该输入端点。该维持电路亦可以P通道以及N通道装置实现。

一对闩锁可采用主从(master-slave)闩锁运行，与反相器组合成一主从型式暂存器。主闩锁可以一脉冲时钟电路实现，用以提供时钟于暂存器的时钟端点，以暂存数据。数据可采用较低或较高的电压运行。即使时钟电压提升至高电压，暂存器仍以同样方式暂存数据。暂存器可被实现于一集成电路，如一微处理器或其它。微处理器可具有多种功耗状态，包括一低功耗状态-其中时钟信号的运行电压被拉下至较低态。

本发明还揭露暂存一输入端点的数据的方法，其中一种实施例包括：令一时钟端点于一参考电压与一低电压切换；控制一移位电路，以于该时钟端点位于该参考电压时提升一移位端点至一高电压，且于该时钟端点位于该低电压且该数据端点位于该参考电压时令该移位端点的电压被降低至该参考电压；控制一闩锁隔离电路，以于该移位端点与该输入端点的电压皆位于参考电压时提升一输出端点至该高电压，且于该时钟端点位于该低电压且该输入端点至少达该低电压时令该输出端点调整至该参考电压，且于该时钟端点位于该参考电压时将该输出端点与该输入端点隔离；以及控制一维持电路，以于该时钟端点位于该参考电压时维持该输出端点的电压。

上述方法的还可包括：导通耦接于该时钟端点与该移位端点的一P通道装置。该方法还可包括：于该时钟端点位于该低电压且该输入端点位于该参考电压时启动耦接于该输出端点与该移位端点之间的一N通道装置。该方法也可包括：于该时钟端点位于该低电压且该输入端点至少达该低电压时令耦接于该时钟端点与该移位端点之间的一P通道装置部分启动，以提升该移位端点至该高电压。

附图说明

图1以一方块图图解一主机板，该主机板包括一微处理器，其中采用本发明所揭露的暂存器；

图2图解图1一个或多个暂存器119的一种实施例，其中使用低电压时钟暂存高电压数据；

图3为一时钟图，举例描述图2暂存器的运行；

图4图解图1一个或多个暂存器119的另一种实施例，其中使用低电压时钟暂存低电压数据；

图5为一时钟图，举例描述图4暂存器的运行；

图6图解图1一个或多个暂存器119的另一种实施例，为一脉冲时钟暂存器，其中使用低电压时钟暂存高电压数据；

图7为一时钟图，举例描述图6暂存器的运行；

图8图解图1一个或多个暂存器119的另一种实施例，为一脉冲时钟暂存器，其中使用低电压时钟暂存低电压数据；以及

图9为一时钟图，举例描述图7暂存器的运行。

具体实施方式

以下叙述将使本领域技术人员有能力在特定应用与需求下制作或使用本发明。本领域技术人员可据以发展出多种显而易见的变形。下文所揭露的基本内容可被采用在其它实施例中。因此，以下内容并非用来限制本发明的范围，所揭露的特征也应作所属技术领域的最大解释。

发明人在尝试使用低电压时钟令传统暂存器暂存数据时遇到困难。遇到的困难包括，例如，无法确保暂存的数据的正确度。发明人因而发明一闩锁，其可以较低电压的时钟运行；图1～9将揭露之。

图1以一方块图图解一主机板101，其中包括一微处理器105，微处理器105中具有根据本发明一种实施例所实现的暂存器119。主机板101以一印刷电路板(printed circuit board，PCB)实现，亦可以其它技术来实现计算机系统。须注意的是，本发明并不限定于计算机系统，而还可应用于任何运行于不同的电压以及/或频率的电子系统。主机板101包括一系统时钟产生器103、上述微处理器105、一芯片组107以及/或一输入输出总线(I/O bus)109。输入输出总线109作为芯片组107与微处理器105的接口。芯片组107可包括任何数量的集成电路(integrated circuits，ICs)、以及任何本领域技术人员所熟知的附加电路，例如，存储器控制器集线(memory controller hub)装置或其它(例如，北桥)。图中所示微处理器105包括一锁相回路(phased-locked loop，PLL)电路111、一核心电路(core circuit)113、一输入输出电路115以及一高电压(HV)电路117。核心电路113、输入输出电路115以及高电压电路117各自具有一暂存器119。暂存器119乃依照本发明一种实施例所设计，该暂存器119使用低电压的时钟暂存数据。暂存器119可为应用于相关电路的闩锁与暂存器的任何组合。系统时钟产生器103提供一系统时钟SCLK给微处理器105的锁相回路电路111，并提供该系统时钟SCLK给芯片组107。锁相回路电路111产生多种时钟供微处理器使用，例如，供核心电路113、输入输出电路115与高电压电路117使用的一核心时钟PH1，以及供输入输出电路115使用的一输入输出时钟IOCLK。输入输出时钟IOCLK在输入输出电路115中使用，用于微处理器105与输入输出总线109之间的数据传递。输入输出IOCLK的频率选择乃基于输入输出总线109的理想工作状态，且可针对微处理器105的多种运行模式显著地偏离核心时钟PH1的频率。

如图1所示，多重数据信号DX在核心电路113与输入输出电路115之间传输，其中一个或多个数据信号可最终传输至输入输出总线109。此外，多重数据信号DY在核心电路113与高电压电路117之间传输。各暂存器119使用一对应的时钟信号闩锁或暂存数据，例如，使用输入输出时钟IOCLK与核心时钟PH1其一。纵使输入输出时钟IOCLK与核心时钟PH1在图1中仅以简单的信号线在微处理器105中传送，但本领域技术人员应当了解，实际应用中应当存在时钟传布网络(clock distribution network)，用以将各时钟自锁相回路电路111传递至各个区块的时钟端点。此类时钟传布分部网络用于微处理器105中，以于多种时钟信号中清楚地将输入输出时钟IOCLK与核心时钟PH1传布至其目标。每一微处理器时钟，包括输入输出时钟IOCLK与核心时钟PH1，在微处理器芯片上以近似相等的电压运行。在全功耗模式或运行状态，各时钟运行于一预设最大电压VMAX。于至少一种低功耗状态下，各时钟信号的运行电压低于该预设最大电压VMAX，降至一预设最低电压VMIN。

微处理器105还包括一电源电路121，用以控制各种电源电压。通过导线或电路板配线(conductive traces)或此类技术，例如，导电介质孔(conductive vias)、导电端点(conductive nodes)、导电轨(conductiverails)、导电总线(conductive buses)或总线信号及其它本领域技术人员所熟知的技术，电源电路121所控制的多各种电源电压可传递至整个晶粒。电源电路121相对接地点或参考电压VSS发出一高电源电压VDDH以及一低电源电压VDDL。上述电压VDDH、VDDL与VSS传布于整个晶粒，供微处理器105所集合的电路(包括锁相回路电路111、核心电路113、输入输出电路115、高电压电路117以及暂存器119)使用。在一实施例中，高电源电压VDDH与低电源电压VDDL各自运行于对应的电压区间，最高可达最大电压VMAX。在某些低功耗状态，低电源电压VDDL根据功耗状态降低一适当量。低电源电压VDDL可被降低至VMIN，因此，其电压区间为VMIX～VMAX。相较VDDL，高电压电压VDDH仅被稍微降低，例如降低至一中值电压VMID，而非降低至VMIN。微处理器105的时钟，包括输入输出时钟IOCLK与核心时钟PH1，运行于电压VDDL。微处理器105的数据，包括DY与DX，于VVS与VDDL、或VDDH切换。标示为“DH”的数据乃根据高电源电压VDDH运行(因此于VSS与VDDH切换)，另外，标示为“DL”的数据以低电源电压VDDL运行(因此于VSS与VDDL切换)。在特定的实施例中，VMAX近似1.2伏特，VMIN近似0.6伏特、VMID近似1.05伏特。因此，VDDH可为1.05～1.2伏特，而VDDL可为0.6～1.2伏特。在低功耗状态下，VDDL可降至低于VDDH的一电压。

系统时钟SCLK运行于一适当或额定的频率电平FNOM，供主机板101以及其上所安装的元件(包括微处理器105与芯片组107)使用。锁相回路电路111包括多个锁相回路(未显示在图中)，使用多种乘数乘上系统时钟SCLK的频率，以形成各元件运行所需的频率。在全功耗模式下，锁相回路电路111设定核心时钟PH1具有一最大频率FMAX以达到最大效能。反之，若为了降低功耗消耗、节省能源，锁相回路电路111降低核心时钟PH1的频率，例如降低产生核心时钟PH1所使用的频率乘数等。在一低功耗状态，锁相回路电路111设定核心时钟PH1于一最小频率FMIN以节省最多功耗。锁相回路电路111可设定输入输出时钟IOCLK于一适当的频率，供输入输出总线109维持输入输出总线109的时间参数(timing parameters)，以应付微处理器105与芯片组107的通讯。举例说明之，为了达到最高效能，频率乘数可被设定为16X，使工作频率为FMAX＝16XFNOM；为了降低功耗消耗，频率乘数可设定为4X，使工作频率为FMIN＝4XFNOM。输入输出时钟IOCLK可以以频率乘数8X实现，与微处理器105的运行模式无关。如此一来，在某些低功耗状态下，核心时钟PH1运行在频率FMIN，因此，相对于输入输出电路115所使用的输入输出时钟IOCLK，核心时钟PH1运行速度较低。

图2为暂存器200的电路图，暂存器200为图1一个或多个暂存器119的一具体实施例，用以根据一低电压时钟LCK暂存微处理器105的一高电压数据输入DH。低电压时钟LCK具有较低的电压，可为核心时钟PH1或输入输出IOCLK或微处理器105上任何以低电压VDDL运行的时钟。值得注意的是，虽然低电压时钟LCK可能在微处理器105的全功耗运行模式下以VMAX运行，亦可能于至少一低功耗状态降至VMIN运行。数据DH代表微处理器105上的高电压数据，例如DX或DY任一、或任何在VSS与高电源电压VDDH间切换的数据。DH由微处理器105上任一高电源装置所提供。核心时钟CLK于VSS与低电源电压VDDL切换。暂存器200包括一对闩锁202与204，呈一主从式结构(master-slave configuration)，用以暂存输入数据信号DH作为输出数据QB。闩锁202扮演主闩锁(master latch)的角色，而闩锁204作为从栓锁(slave latch)使用。以下详述低电压时钟LCK如何控制闩锁动作。

低电压时钟LCK被输入反相器201，并被转换为低电压反相时钟LCKB。本说明书以’B’标示于符号字尾以显示其为反相信号。例如，LCKB字尾的’B’代表其为LCK的反相信号。反相器201由VDDL与VSS提供电源，代表其耦接于电源电压VDDL与VSS之间。反相器201提供LCKB作为一低电源时钟，在VSS与VDDL间切换。虽然图例中没有完整显示，但反相器201由一对互补的N通道与P通道装置实现，其栅极耦接在一起作为输入端(接收LCK)，且漏极耦接在一起作为输出端(提供LCKB)。P通道装置的源极与基极(bulk)耦接VDDL，且N通道装置的源极与基极耦接VSS。虽然未明确绘制于图示中，此处所提及的各N通道装置的基极，若没有明确标示，则皆是耦接VSS。此外，各P通道装置的基极则是耦接VDDL或VDDH。大部分P通道装置的基极是耦接VDDH，仅少部分P通道装置，如反相器201内的P通道装置，的基极是耦接VDDL。

低电压反向时钟LCKB被提供至P通道装置P1与P5的栅极以及N通道装置N1与N2的栅极。P1的源极和基极皆耦接VDDH，且其漏极耦接N1漏极于端点LS1以产生第一移位信号(first level shift signal)LS1。以下说明书将端点与其上信号以相同标签标示，例如，端点LS1提供信号LS1。第一移位信号LS1被送入P通道装置P2的栅极与N通道装置N4的栅极。P2的源极与基极皆耦接高电源电压VDDH且其漏极耦接P通道装置P3的源极。P3的基极耦接高电源电压VDDH且其栅极耦接N1的源极。DH输入反相器203，反相器203输出端耦接一输入端点DHB提供DH的反相信号DHB。反相器230由VDDH与VSS提供电源，因此DHB于较大的电压区间VSS与VDDH间切换。DHB耦接N1的源极、P3的栅极、以及N通道装置N3的栅极。P3与N2的漏极耦接于端点MQ以提供信号MQ。MQ不仅输入反相器205与207，还耦接至N4和P5的漏极。N3的漏极耦接N2的源极。N3的源极耦接VSS。P通道装置P4的源极和基极耦接VDDH、且其漏极耦接P5源极。P5的基极亦耦接VDDH。N通道装置N5的漏极耦接N4的源极，且N5的源极耦接VSS。反相器205由VDDH与VSS驱动，且其输出端耦接一第一维持端点K1以提供信号K1由端点K1传递给N5与P4的栅极。反相器207由VDDH与VSS驱动，且具有一输出MQB耦接闩锁204的输入。闩锁202内的装置P4、P5、N4与N5呈堆栈状排列(stackedconfiguration)于VDDH与VSS之间，组成一维持电路206维持MQ的状态，详情之后会讨论。反相器203、205与207可与反相器201以同样结构运行，差别处仅在高电压反相器203、205与207的P通道装置的源极与基极乃耦接VDDH而非VDDL。

闩锁204包括P通道装置P6～P10、N通道装置N6～N10以及反相器209与211，其电路连接与闩锁202的P通道装置P1～P5、N通道装置N1～N5与反相器205和207类似。对于闩锁204，时钟LCK输入P6、P10、N6与N7，且端点MQB耦接N8与P8的栅极与N6的源极。N6与P6的漏极耦接在端点LS2以提供一第二移位信号LS2，供P7与N9的栅极使用。P8与N7的漏极耦接在端点Q以提供信号Q，作为反相器209与211的输入，信号Q还耦接P10与N9耦接在一起的漏极。反相器209与211与反相器205与207一样，由VDDH与VSS驱动。反相器209的输出耦接第二维持端点K2以提供信号K2，信号K2将经由端点K2传递至N10与P9的栅极。反相器211的输出即此暂存器200的输出QB。闩锁204内的装置P9、P10、N9与N10堆栈状排列于VDDH与VSS之间，形成另一个维持电路210，用以维持Q的状态。

图中以“S”标示小尺寸且驱动能力较弱的装置，将尺寸较大且驱动能力较强的装置以“L”标示。至于标签“M”则表示尺寸中型且中等驱动能力的装置。暂存器200的数据路径(data path)上的装置，包括反相器203、207、211、P通道装置P2、P3、P7与P8以及N通道装置N2、N3、N7与N8，乃由大尺寸装置实现，以驱动端点DHB、MQ、MQB、Q与QB。以下叙述更揭露，P2与P3装置皆启动时将强力提升MQ至VDDH，N2与N 3装置皆启动时将强力拉下MQ电压至VSS。同样地，P7与P8皆启动时将强力提升Q至VDDH，N7与N8装置皆启动时将强力拉下Q电压至VSS。维持电路206与维持电路210皆可以驱动能力较弱的装置实现，因为其功能为维持一端点的状态而非切换该端点至其它状态。反相器201被标示为“M”，代表反相器201内的P通道与N通道装置为中等尺寸，以便以中等驱动能力驱动输出端点以输出时钟LCKB。P1与P6为小尺寸装置，用以分别驱动LS1与LS2。N1与N6相对而言为大尺寸装置，于启动时致使LS1与LS2由具有较强驱动能力的反相器203与反相器207所驱动。

此段叙述闩锁202与闩锁204的运行。闩锁202与闩锁204以类似方式实现，各自具有一输入端点(DHB/MQB)、一移位端点(LS1/LS2)、一维持端点(K1/K2)、一输出端点(MQ/Q)、一时钟端点(LCKB/LCK)、一移位电路(P1&N1/P6&N6)、一闩锁隔离电路(P2-P3&N2-N3/P7-P8&N7-N8)、以及一维持电路(206/210)。闩锁隔离电路包括一提升电路(P2-P3/P7-P8)以及一调降电路(N2-N3/N7-N8)。额外的反相器(201、203、207、211)用于缓冲以及/或用于反相时钟信号，以供主闩锁与从闩锁使用。各闩锁于其时钟端点为低点时具有一隔离(isolation)状态、且于该时钟端点为高点时具有一透明(transparency)状态。反相器201乃针对上述主从操作所设计，用以反相输入时钟。如此一来，当一闩锁处于隔离状态时，另一闩锁就处于透明状态，反之亦然。移位电路控制移位端点使其基于时钟端点与输入端点的状态于高电压区间VSS～VDDH切换。而即使时钟端点的电压于低电压区间VSS～VDDL切换、或输入端点是处于低或高电压区间，移位端点皆于VSS～VDDH切换。移位电路以及闩锁隔离电路于闩锁处于隔离状态时将输入端点与输出端点隔离，且于闩锁处于透明状态时根据输入端点的状态驱动输出端点。当闩锁处于隔离状态，维持电路维持输出端点的状态。

当某一闩锁的时钟端点为低态启动隔离状态，输入端点将与输出端点隔离，且维持电路立即启动以维持输出端点的状态。例如，当LCKB为低态，P1启动，N1关闭。N1将输入端点DHB与移位端点LS1隔离，且P1提升LS1至高电压VDDH，致使P2完全关闭，导致N4完全启动。此外，N2由低态的LCKB完全关闭，以致MQ端点与DHB隔离。若MQ为低电压，则反相器205提升K1的电压，致使N5启动，使得维持电路206以N4与N5维持MQ于低电压。此外，P4因其栅极为高态，故不导通，使得MQ电压无法被拉升。若MQ为高态，则反相器205将K1的电压拉至低态以关闭N5且启动P4，因此维持电路206以P4与P5维持MQ于高态；此时，N5被完全关闭使得MQ电压无法被降低。

当闩锁的时钟端点转为高态，闩锁进入透明状态，且移位电路的运行与输入端点的状态有关。若输入端点于时钟端点转换至高态时为高态，则其输出端点被闩锁隔离电路降低，且移位端点被拉升至VDDH。若输入端点于时钟端点转换至高态时为低态，则移位端点的电压被降低且闩锁隔离电路将输出端点拉升至高态。在任何状况下，当时钟端点再度转换为高态以重回隔离状态，输出端点将再次被隔离，且维持电路维持该输出端点的状态。

举例说明之，若DHB于LCKB转换至高态时为高态，则N1关闭、但P1维持至少部分启动以拉升LS1至VDDH。N1源极的电压将等于或大于其栅极电压以维持其关闭状态不受DHB的较低电压数据(例如，图4DLB)影响。VDDL愈低可使得LCKB的高态愈低，致使P1启动更完全，以拉升LS1至高态。DHB完全开启N3，拉下N2的源极电压，因此N2亦被完全开启，即使LCKB的高态为VMIN也不影响其运行。MQ电压将经由N2与N3拉低。若MQ先前为高电压，将使K1为低电压启动P4。即使LCKB的高态电压相当低，P5仍可能存在部分导通。不过，大尺寸N2与N3的强大驱动力将远远超越小尺寸P4与P5，可将MQ电压强力拉至低态。因此MQ被拉至低态且K1提升至高态，P4关闭且N5启动。此外，若LS1为高态，故N4为完全启动，致使维持电路206在时钟端点回到低态前就已经开始维持MQ低态。若微处理器105处于一全功耗状态，则VDDL有可能逼近VMAX，将使得LCKB为高态(逼近VDDH)时N1与P1皆被完全关闭，将导致LS1位于一中值状态。此状态并不会影响图标电路的正常运行。因为DHB为高态，P3为关闭，即使P2为完全启动亦对输出端点没有效应。此外，由于P5在VDDL为一较高电压时为完全关闭，因此维持电路206不会与N2与N3对抗。此外，即使N2为关闭，MQ电压也会被拉低；N2启动情况愈好，其拉低MQ至适当状态的能力就愈强。

此外，若DHB于LCKB转换为高态时为低态，则N1的源极为低态且N1启动。在这种状态下，由反相器203的输出所驱动的DHB拉低LS1的电压，将使得P2完全启动、且N4完全关闭。此外，N3会完全关闭，且P3完全启动，导致MQ电压被拉升至VDDH。由于N4为关闭，故维持电路206不会抵消P2与P3电压拉升功能。在这个情况下，维持电路206可为关闭、或倾向调整输出端点至适当状态。

图3为一时钟图，举例描述暂存器200的运行，图中显示端点LCK、LCKB、DH、DHB、LS1、MQ、K1、MQB、LS2、Q、K2与QB相对于时间轴的波形。此处所示波形图可能有所简化。例如，各装置所造成的延迟被忽略而在图中并未示出。此外，尽管时序图已显示每一端点在其特定状态运行，但在实际情况下，该些端点可能在某些时间点会处于未知或中间状态。例如，输入数据端点(包括图3的DH与图5的DL)在图中纵然显示具有特定的状态，但是，事实上，在信号变化的过程中，信号可能有部分时间处于图中未显示的暂时未定状态(temporary unknown states)。不论如何，输入数据端点DH与DL的状态切换皆符合适当的设定与维持区间，以供数据暂存使用。

如图3所示，LCK与LCKB端点于一低电压区间(VSS～VDDL)切换，而其余端点乃于一高电压区间(VSS～VDDH)切换。当然，此图亦可用来说明VDDL逼近VDDH的例子。在图3所示的波形图中，端点LCK与LCKB的高态幅值较低。在时间起始点t0，LCK起初为低态、且LCKB起初为高态，因此，闩锁202处于透明状态且闩锁204处于隔离状态。在同一时间点，DH输入为低态、且DHB为高态。此外，Q在时间点t0为高态，使得K2与QB为低态。此时，N1源极电压处于VDDH，故N1为不导通。P1为至少部分启动，使得LS1拉升至VDDH。LCKB与DHB的高态电压将一并启动装置N2与N3，致使MQ被拉至低态。K1为高态，故P4关闭、且N5启动。因为LS1为高态，故N4也被关闭，致使维持电路206亦将MQ拉低至VSS。反相器207则提升MQB至高态，使其电压与MQ电压相反。

此外，在时间点t0中，因为LCK为低态，故N6与N7皆为关闭、且P6为启动。P6将LS2电压拉高，以致P7为关闭。因此，在LCK为低态的状态下，Q与MQB隔离、且由维持电路210维持其电平。因为Q起始为高态，反相器209驱使K2为低态，使N10关闭且P9启动。由于P10经LCK启动，故Q由维持电路210经P9与P10维持在高态。QB由反相器211反相为低态，与Q反相。另外，在Q起始为低态的例子中，K2会为高态，使得P9关闭且N10导通。由于LS2为高态，N9亦会被启动，致使Q由N9与N10拉至低态。根据以上叙述，可知维持电路210可有效维持Q的状态。

在接下来的时间点t1，LCK转换为高态、且LCKB转换为低态，致使闩锁202变换为隔离状态、且闩锁204变换为透明状态。N1与N2被关闭且P1启动，使得LS1为高态、且P2不导通。因为MQ在LCKB为低态时与DH隔离，故K1维持在高态。皆为高态的LS1与K1将使维持电路206以导通的N4与N5维持MQ为低态，致使MQB维持高态。由于LCK的高态仅会稍微影响P6的导通状况，且N6仍维持关闭，因此，LS2将维持高态。皆为高态的LCK与MQB会使N7与N8皆启动，以拉低Q的电压。反相器209与反相器211将确保K2与QB的电压为高态。在下一个时间点t2，LCK再度转换为低态、LCKB再度转换为高态，故闩锁202变换至透明状态且闩锁204变换至隔离状态。因为DHB状态不变，故闩锁202与闩锁204的信号状况亦维持不变。

在接下来的时间点t3，闩锁202仍然维持在其透明状态且闩锁204仍维持在隔离状态，但DH转变为高态、且DHB降至低态。N1启动以对抗装置P1，将LS1电压拉低，使P2启动且N4关闭。因为LS1与DHB皆为低态，故N3为关闭、且P2与P3皆启动，将MQ提升至高态。K1与MQB电压因而在时间点t3被拉至低态。由于闩锁204此时处于其隔离状态，故MQB的状态变化不会立即影响闩锁204内的信号状态。

在接下来的时间点t4，LCK转换为高态、且LCKB转换为低态，致使闩锁202变化至隔离状态，且闩锁204变化至透明状态。P1启动且N1关闭，以致LS1拉回高态。P5完全启动，且因为P4已由K1完全启动，维持电路206维持MQ的状态。此外，因为LCK为高态且MQB为低态，故时间点t4时，N6启动，拉低LS2的电压。P7与P8为启动、且N8为关闭，Q电压因而被拉升，且K2与QB转换为低态。在接下来的时间点t5，LCK回到低态且LCKB转变为高态。因为DHB仍为低态，故N1导通将LS1拉至低态。MQ维持低高态，致使K1与MQB维持低态。此外，转换为低态的LCK会启动P6且关闭N6，使得LS2于时间点t5拉回至高态。由于闩锁204处于隔离状态，Q的状态不受影响。

在时间点t6，LCK仍为低态，但DH转换为低态、且DHB转换为高态。N1关闭，而P1将LS1拉回至高态。高态的DHB启动N3，与导通的N2齐力将MQ拉至低态，使K1与MQB转换至高态。由于LS1与K1皆为高态，故维持电路206于闩锁202为透明状态的情况下，将MQ拉至低态。此外，由于LCK为低态，闩锁204处于隔离状态，故其中信号状态不改变。在时间点t7，LCK转换为高态、且LCKB转换为低态。P1启动且N1关闭，K1与LS1维持高态，维持电路206因而得以维持MQB的状态。此时，N8为启动、P8关闭、且N7启动，故经由N7与N8，Q的电压被下拉。如前述，K2与QB分别由反相器209与211拉至高态。

图4图解图1其中一个或多个暂存器119的一实施例。暂存器400采用LCK时钟暂存微处理器105中以较低电压运行的一数据输入DL。在此实施例中，端点DL于较低的电压区间VSS与VDDL切换。LCK与LCKB以前述方式于VSS与VDDL切换。暂存器400与暂存器200大致相同，且同样的元件采用同样的标号。图3的主闩锁202在此由另一主闩锁402取代，而从闩锁204则以同样原理运行于暂存器400中。主闩锁402与主闩锁202大致相同，除了输入反相器203改由一低电压反相器403取代。反相器403接收DL，且由VDDL与VSS驱动，以输出DLB，DLB在较低的电压区间VSS与VDDL切换。与反相器201相较，反相器403由尺寸较大的P通道或N通道装置实现，两者结构大致相同。

暂存器400与200的主要差异在于DLB运行于低电压(假设VDDL低于VDDH)。若LCKB转换至高态时DLB为低态，电路运行与前述暂存器200相同。若LCKB转换为高态时DLB亦为高态，N1因其栅极与源极位于同样电压而同样为关闭，故LS1的状态不变。参阅前述内容，其中提到，VDDL的值愈低，P1启动愈完全，愈容易拉升LS1至VDDH。在够低的VDDL运行下，LS1提升至高电压VDDH，致使P2完全关闭。即使DLB于一较低的电压运行，使得P3不会完全关闭，那也无关紧要，因为P2为关闭。N2与N3的启动状态足以将MQ电压压至低态。当K1转换为高态，N5启动，致使电路206可有效维持MQ的低态。值得注意的是，若VDDL位于或近似于VDDH或VMAX，则LS1可能处于一中值状态。此点对电路并无重大影响，因为DLB亦为高态，故P3关闭，致使P2的状态并不重要。甚至，较高的VDDL可令N2以及N3更完全启动，有效将MQ电压压低至VSS。如前述内容，即使数据输入运行于低电压，暂存器400的运行仍然与暂存器200大致相同。

图5为一时序图，举例说明暂存器400的运行，其中包括端点LCK、LCKB、DL、DLB、LS1、MQ、K1、MQB、LS2、Q、K2以及QB相对时间轴的波形变化。如前述，各个装置的延迟为可忽略，且没有显示于波形图中，此外，输入数据的细节变化也没有完整显示于波形图中。暂存器400的运行与暂存器200的运行大致相同。因此，图5的时序图与图3的时序图类似，除了DH与DHB端点被以采用较低电压的端点DL与DLB取代。

图6图解图1的一个或多个暂存器119的一实施例，为一脉冲时钟(pulse-clock)暂存器600，使用LCK时钟暂存高电压数据DH。暂存器600与暂存器200类似，其中相同的元件以同样的标号显示。主闩锁202由一时钟脉冲电路602取代，以转换输入时钟LCK为一脉冲时钟PCLK，显示于端点PCLK上。DH耦接反相器203。反相器203以前述的类似技术于端点DHB输出信号DHB。从闩锁204亦包括于电路600中，由PCLK与DHB取代LCK与MQB进行控制。从闩锁204的运行大致上与前述内容相同。

端点LCK耦接一双输入与非门(NAND gate)的一输入端，此外，LCK还耦接一延迟电路603的输入端。延迟电路603于端点C输出一信号C，为LCK端信号的反相与延迟信号。与非门605的输出耦接端点D提供信号D，以耦接反相器607的输入端。反相器607于端点PCLK提供信号PCLK。延迟电路603、与非门电路605以及反相器607皆由VDDL与VSS驱动，使得端点C、D以及PCLK在较低的电压区间VSS～VDDL切换。延迟电路603由小尺寸装置实现，与非门605以中尺寸装置实现，而反相器607由小尺寸装置实现。在运行时，若LCK为低态，则C为高态、D为高态、且PCLK为低态。在延迟电压603作用下，C为LCK的延迟且反相信号。在LCK转换为高态但C仍维持为高态时，D转换为低态且PCLK转换为高态。一段时间后，C将转换为低态，使得D转换为高态且PCLK转换回低态。若LCK再度拉回至低态，C因延迟电压603作用，会在一小段延迟后才转换至高态，而D与PCLK因LCK为低态故都不变化。从上述说明可发现，PCLK仅在LCK每回电压上升(rising edge)时，才转换为高态，且其高态也仅维持一小段时间即回复低态。

闩锁204对输入端点DHB与时钟端点PCLK的信号所进行处理与前述内容类似。即使PCLK脉冲的型式与一般时钟信号不同，其高态的运行周期较短，但闩锁204的逻辑操作与前述内容大致相同。当PCLK为低态，闩锁204为隔离状态，Q不受DHB变化影响。当PCLK跳跃至高态，闩锁204立即切换至其透明状态，QB状态随DHB变化。PCLK再度回到低态时，闩锁204也返回隔离状态。延迟电路603可由任何适当方式实现。如所示实施例，延迟电路603包括三个反相器A1、A2以及A3，彼此串联，其中，A1接收LCK且输出A，A2接收A且输出B，且A3接收B且输出C。三个电容CA、CB、CC分别耦接于上述反相器A1、A2与A3的输出端，将该些输出端接至VSS，以提供额外的信号延迟。

图7为时序图，举例说明暂存器600的运行，其中包括端点LCK、A、B、C、PCLK、DH、DHB、LS2、Q、K2以及QB于时间轴上的变化。再次注明，上述装置间存在可忽略的延迟，该类延迟并没有在图中显示，唯一显示的信号延迟乃延迟电路603所产生。此外，信号的状态变化细节也没有在图中显示。在时间点t0，LCK为低态、PLCK为低态、DH为高态、DHB为低态、LS2为高态、Q为低态、K2与QB皆为高态。因为PCLK为低态，闩锁204处于隔离模式，Q与DHB隔离、且维持电路210启动以维持Q与QB的状态。由于LS2与K2皆为高态，会分别启动N9与N10，以维持Q为低态。在接下来的时间点t1，LCK转换为高态。因为LCK与C皆为高态，经过与非门605与反相器607的信号延迟可忽略，PCLK在时间点t1转换为高态，致使闩锁204转换为透明状态。因为DHB为低态，N8为关闭、P8维持启动、且N6启动，端点DHB拉低LS2的电压以启动P7与关闭N9。由于P7与P8皆为启动，Q提升至VDDH。反相器209与反相器211分别将K2与QB电压拉低。

在LCK上升后，信号A于些微延迟后下降其电位，再经一段延迟信号B也提升其电位，又经一段延迟后信号C也下降其电位。当信号C在延迟电路603所提供的短时间延迟后最终转换至低态，PCLK于时间点t2被拉回低态，以转换闩锁204回隔离模式。Q与DHB隔离。P6启动，LS2被拉升回高态。由于K2与PCLK皆为低态，P9与P10分别被启动，维持电路210维持Q为高态。LCK在时间点t3返回低态，随后，信号A转换为高态、信号B转换为低态、且信号C转换为高态。由于PCLK维持低态，故闩锁204的状态不变。

在接下来的时间点t4，DH转换至低态、且DHB转换至高态。因为PCLK为低态，Q被隔离不受DHB的状态转变影响。P8关闭且N8启动。当LCK于时间点t5转换至高态时，PCLK再次突升至高态，N7启动，Q由N7与N8连手拉至低态，K2与QB则提升至高态。N6维持关闭且LS2由P6维持高态。如前述，在VDDL逼近或等于VDDH的状态下，PCLK为高态时P6被关闭，导致LS2在PCLK为高态时处于一中值状态。在这样的情况下，P8为完全关闭，导致P7的状态不重要，且P10也为完全关闭，致使维持电路210不与N7和N8对抗，端点Q电压会被顺利下拉。当PCLK经延迟电路603的信号延迟后在时间点t6转换回低态，P6至少部分启动，将LS2电压提升至VDDH，以启动N9。K2与LS2在时间点t6皆为高态，使得Q在闩锁204的隔离状态下维持低态。

图8图解图1内一个或多种暂存器119的一种实施例，为一脉冲时钟暂存器800，用以使用时钟LCK暂存微处理器105的低电压数据DL。暂存器800与暂存器600的结构大致相同，不同处在于闩锁204由闩锁804取代。闩锁804与闩锁204的结构大致相同，差别在于反相器203由反相器403取代。反相器403由VDDL与VSS驱动，于输入端接收DL，且于输出信号DLB于输出端DLH。暂存器800的逻辑操作与暂存器600大致相同。相较于前述闩锁402接收低电压输入数据DLB，闩锁804也接收低电压数据DLB进行处理。

图9以时序图举例说明暂存器800的运行，其中包括端点LCK、A、B、C、PCLK、DL、DLB、LS2、Q、K2、与QB于时间轴上的变化。图9所示时序图与图7所示内容大致相同，除了图9中，DL与DLB在较低的电压VSS～VDDL切换。

以上说明书叙述仅列举本发明的某些实施例，并非用来限定本发明范围。本领域技术人员根据本发明与现有技术所衍伸出来的任何变形与改良皆涉及本发明技术范围。权利要求范围并非仅限定于说明书实施例内容，还包括本领域技术人员依照其叙述所能想象到的任何变形。

Claims (20)

1.一种暂存器，包括：

一第一移位电路，根据一第一时钟端点以及一第一输入端点的信号令一第一移位端点的信号于一参考电压与一高电压切换；

其中，上述第一时钟端点于上述参考电压与一低电压切换，其中上述低电压与高电压皆高于上述参考电压，且上述高电压高于上述低电压；

一第一闩锁隔离电路，于该第一时钟端点位于上述参考电压时将一第一输出端点与上述第一输入端点隔离，且于该第一时钟端点位于该低电压时根据该第一输入端点令上述第一输出端点为上述参考电压与上述高电压其一；

其中上述第一闩锁隔离电路包括：

一第一通道装置，具有一栅极耦接上述第一移位端点，具有一漏极，且具有一源极与一基极耦接位于上述高电压的一第一电源端点；

一第二通道装置，具有一栅极耦接上述第一输入端点，具有一漏极耦接上述第一输出端点，具有一源极耦接上述第一通道装置的漏极，以及具有一基极耦接上述第一电源端点；

一第三通道装置，具有一漏极耦接上述第一输出端点，具有一基极耦接位于上述参考电压的一第二电源端点，具有一源极，以及具有一栅极耦接上述第一时钟端点；以及

一第四通道装置，具有一漏极耦接上述第三通道装置的源极，具有一基极以及一源极耦接上述第二电源端点，且具有一栅极耦接上述第一输入端点，

以及

一第一维持电路，于该第一时钟端点位于上述参考电压时维持上述第一输出端点的状态。

2.根据权利要求1所述的暂存器，其中上述第一移位电路包括：

一第一P通道装置，具有一栅极耦接上述第一时钟端点，具有一漏极耦接上述第一移位端点，且具有一源极以及一基极耦接位于上述高电压的一第一电源端点；以及

一第一N通道装置，具有一源极耦接上述第一输入端点，具有一基极耦接位于上述参考电压的一第二电源端点，具有一漏极耦接上述第一移位端点，且具有一栅极耦接上述第一时钟端点。

3.根据权利要求1所述的暂存器，其中上述第一通道装置和第二通道装置为P型通道装置，上述第三通道装置和第四通道装置为N型通道装置。

4.根据权利要求1所述的暂存器，其中上述第一维持电路包括：

一第一P通道装置，具有一栅极耦接一维持端点，具有一漏极，且具有一源极与一基极耦接位于上述高电压的一第一电源端点；

一第二P通道装置，具有一栅极耦接上述第一时钟端点，具有一漏极耦接上述第一输出端点，具有一源极耦接该第一P通道装置的漏极，且具有一基极耦接上述第一电源端点；

一第一N通道装置，具有一漏极耦接上述第一输出端点，具有一基极偶接位于上述参考电压的一第二电源端点，具有一源极，且具有一栅极耦接上述第一移位端点；

一第二N通道装置，具有一漏极耦接上述第一N装置的源极，具有一基极以及一源极耦接上述第二电源端点，以及具有一栅极耦接上述维持端点；以及

一反相器，由上述第一与第二电源端点所提供的电压驱动，具有一输入端耦接上述第一输出端点，且具有一输出端耦接上述维持端点。

5.根据权利要求1所述的暂存器，其中包括：

上述第一移位电路、上述第一闩锁隔离电路以及上述第一维持电路共同组成的一主闩锁电路；以及

一从栓锁电路，包括：

一第二移位电路，根据一第二时钟端点与一第二输入端点的信号令一第二移位端点于上述参考电压与上述高电压切换；

一第二闩锁隔离电路，于上述第二时钟端点位于上述参考电压时将一第二输出端点与该第二输入端点隔离，且于该第二时钟端点位于上述低电压时根据该第二输入端点令该第二输出端点为上述参考电压与高电压其一；以及

一第二维持电路，于该第二时钟端点位于该参考电压时维持该第二输出端点的状态；

一第一反相器，由上述参考电压与低电压驱动，具有一输入端耦接该第二时钟端点，且具有一输出端耦接上述第一时钟端点；以及

一第二反相器，由上述参考电压与高电压驱动，具有一输入端耦接该第一输出端点且具有一输出端耦接上述第二输入端点。

6.根据权利要求1所述的暂存器，还包括：

上述第一移位电路、上述第一闩锁隔离电路、以及上述第一维持电路所共同组成一从闩锁电路；以及

一脉冲时钟电路，由上述参考电压与低电压驱动，用以根据一第二时钟端点在上述参考电压与低电压之间的转换于该第一时钟端点设定一时钟脉冲。

7.根据权利要求6所述的暂存器，其中上述脉冲时钟电路包括：

一逻辑与门电路，由上述参考电压与低电压驱动，具有一第一输入端耦接上述第二时钟端点，具有一第二输入端耦接一延迟端点，且具有一输出端耦接上述第一时钟端点；以及

一延迟电路，由上述参考电压与低电压驱动，延迟且反相上述第二时钟端点的信号以提供上述延迟端点的信号。

8.一种集成电路，包括：

一时钟电路，包括一第一时钟端点，其中上述时钟电路令上述第一时钟端点于一参考电压与一低电压切换；

其中上述低电压与一高电压的电压皆高于上述参考电压，且上述高电压高于上述低电压；

一暂存器，包括：

一第一移位电路，根据上述第一时钟端点与一第一输入端点的信号令一第一移位端点的信号于上述参考电压与上述高电压切换；

一第一闩锁隔离电路，于上述第一时钟端点位于上述参考电压时令一第一输出端点与上述第一输入端点隔离，且于上述第一时钟端点位于上述低电压时根据上述第一输入端点的状态设定上述第一输出端点为上述参考电压与上述高电压其一；以及

一第一维持电路，于上述第一时钟端点位于上述参考电压时维持该第一输出端点的状态，

其中，上述第一闩锁隔离电路包括：

一第一通道装置，具有一栅极耦接上述第一移位端点，具有一漏极，且具有一源极与一基极耦接位于上述高电压的一第一电源端点；

一第二通道装置，具有一栅极耦接上述第一输入端点，具有一漏极耦接上述第一输出端点，具有一源极耦接上述第一通道装置的漏极，以及具有一基极耦接上述第一电源端点；

一第三通道装置，具有一漏极耦接上述第一输出端点，具有一基极耦接位于上述参考电压的一第二电源端点，具有一源极，以及具有一栅极耦接上述第一时钟端点；以及

一第四通道装置，具有一漏极耦接上述第三通道装置的源极，具有一基极以及一源极耦接上述第二电源端点，且具有一栅极耦接上述第一输入端点。

9.根据权利要求8所述的集成电路，其中上述第一通道装置和第二通道装置为P型通道装置，上述第三通道装置和第四通道装置为N型通道装置。

10.根据权利要求8所述的集成电路，其中上述时钟电路于一低功耗状态下令上述第一时钟端点的运行电压偏离上述高电压降低至上述低电压。

11.根据权利要求8所述的集成电路，其中上述时钟电路以及上述暂存器集成于一微处理器芯片中。

12.根据权利要求11所述的集成电路，其中上述暂存器集成于该微处理器芯片的一高电压区域。

13.根据权利要求8所述的集成电路，还包括一功能电路，具有一输出耦接上述第一输入端点，其中上述功能电路令上述第一输入端点于上述参考电压与上述低电压切换。

14.根据权利要求8所述的集成电路，其中上述第一移位电路、上述第一闩锁隔离电路、以及上述维持电路共同组成一主闩锁电路，其中上述暂存器还包括：

一从闩锁电路，包括：

一第二移位电路，根据一第二时钟端点与一第二输入端点的信号令一第二移位端点于上述参考电压与高电压切换；

一第二闩锁隔离电路，于该第二时钟端点位于上述参考电压时令一第二输出端点与上述第二输入端点隔离，且于该第二时钟端点位于上述低电压时根据该第二输入端点的状况令该第二输出端点为上述参考电压与高电压其一；以及

一第二维持电路，于该第二时钟端点位于上述参考电压时维持该第二输出端点的状态；

一第一反相器，由上述参考电压与低电压驱动，具有一输入端耦接上述第二时钟端点与一输出端耦接上述第一时钟端点；以及

一第二反相器，由上述参考电压与上述高电压驱动，具有一输入端耦接上述第一输出端点且具有一输出端耦接上述第二输入端点。

15.根据权利要求8所述的集成电路，还包括：

上述第一移位电路、上述第一闩锁隔离电路、以及上述第一维持电路共同组成一从闩锁电路；以及

一脉冲时钟电路，由上述参考电压以及上述低电压驱动，根据一第二时钟端点于上述参考电压与上述低电压的转换于上述第一时钟端点设定一时钟脉冲。

16.根据权利要求8所述的集成电路，其中：

上述第一移位电路包括：

一第一P通道装置，具有一栅极耦接上述第一时钟端点，具有一漏极耦接上述第一移位端点，且具有一源极以及一基极耦接位于上述高电压的一第一电源端点；以及

一第一N通道装置，具有一源极耦接上述第一输入端点，具有一基极耦接位于上述参考电压的一第二电源端点，具有一漏极耦接上述第一移位端点，且具有一栅极耦接上述第一时钟端点。

17.一种暂存一输入端点的状态的方法，包括：

令一时钟端点于一参考电压与一低电压切换，其中上述低电压大于该参考电压且小于一高电压；

控制一移位电路，以于该时钟端点位于该参考电压时将一移位端点提升至上述高电压，且于该时钟端点位于该低电压、且该输入端点位于该参考电压时令该移位端点下降至该参考电压；

控制一闩锁隔离电压，以于该移位端点与该输入端点皆位于该参考电压时提升一输出端点至上述高电压，于该时钟端点位于上述低电压且上述输入端点至少与上述低电压一样电压时调整该输出端点至该参考电压，以及于该时钟端点位于该参考电压时令该输出端点与该输入端点隔离；以及

控制一维持电路于该时钟信号位于该参考电压时维持该输出端点的电压。

18.根据权利要求17所述的方法，其中上述控制该移位电路的步骤包括：启动一P通道装置，该P通道装置耦接于该时钟端点与该移位端点之间。

19.根据权利要求17所述的方法，其中上述控制该移位电路的步骤包括：于该时钟端点位于该低电压且该输入端点位于该参考电压时启动一N通道装置，该N通道装置耦接于该输入端点与该移位端点之间。

20.根据权利要求17所述的方法，其中上述控制该移位电路的步骤还包括：于该时钟端点位于该低电压且该输入端点至少为该低电压时，令一P通道装置至少部分启动以提升该移位端点至上述高电压，其中，该P通道装置耦接于上述时钟端点与移位端点之间。

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