CN101874290B - 贴合基板的制造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 112
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 55
- 239000010409 thin film Substances 0.000 claims abstract description 21
- 238000004381 surface treatment Methods 0.000 claims abstract description 9
- 235000012431 wafers Nutrition 0.000 claims description 123
- 239000010408 film Substances 0.000 claims description 92
- 229910052710 silicon Inorganic materials 0.000 claims description 76
- 239000010703 silicon Substances 0.000 claims description 76
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 74
- 239000000853 adhesive Substances 0.000 claims description 45
- 230000001070 adhesive effect Effects 0.000 claims description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 239000010453 quartz Substances 0.000 claims description 20
- 238000001994 activation Methods 0.000 claims description 18
- 238000002360 preparation method Methods 0.000 claims description 9
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 7
- 229910052756 noble gas Inorganic materials 0.000 claims description 5
- 238000010023 transfer printing Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 abstract description 22
- 239000007789 gas Substances 0.000 abstract description 12
- 239000001257 hydrogen Substances 0.000 abstract description 6
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 6
- 238000011282 treatment Methods 0.000 abstract description 4
- 230000035939 shock Effects 0.000 abstract description 2
- 229910006990 Si1-xGex Inorganic materials 0.000 abstract 3
- 229910007020 Si1−xGex Inorganic materials 0.000 abstract 3
- -1 hydrogen ions Chemical class 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 230000008676 import Effects 0.000 description 16
- 238000002513 implantation Methods 0.000 description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 238000001816 cooling Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 238000001069 Raman spectroscopy Methods 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 230000000116 mitigating effect Effects 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000003595 mist Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011284 combination treatment Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- KSCFJBIXMNOVSH-UHFFFAOYSA-N dyphylline Chemical compound O=C1N(C)C(=O)N(C)C2=C1N(CC(O)CO)C=N2 KSCFJBIXMNOVSH-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
本发明提供一种贴合基板的制造方法，所述贴合基板具有导入了比原来大的拉伸应变的Si1-xGex(0＜x≤1)薄膜。具体而言，本发明提供一种贴合基板的制造方法，所述方法至少包括下列工序：准备施主晶片和热膨胀率低于所述施主晶片的支撑晶片的工序；将氢离子或稀有气体离子或者此二者注入施主晶片以形成离子注入层的工序；对施主晶片与支撑晶片的至少一方的贴合面进行等离子体活化处理的工序；将施主晶片与支撑晶片进行贴合的工序；对施主晶片的离子注入层施加机械性冲击并进行剥离的工序；对施主晶片的剥离面进行表面处理的工序；以及通过使Si1-xGex(0＜x≤1)薄膜在剥离面上外延生长，以在贴合的晶片上形成应变Si1-xGex(0＜x≤1)薄膜的工序。
Description
技术领域
本发明涉及贴合基板(bonded substrate)的制造方法，特别是涉及具有导入了拉伸应变的Si1-xGex(式中，x为满足0＜x≤1的数)薄膜的贴合基板的制造方法。
背景技术
作为提高半导体器件载体移动性的方法之一，除了已有的块状硅晶片(bulk silicon wafer)、绝缘层上覆硅(Silicon on insulator，SOI)外，还提出了在硅层上施加应变的应变硅基板。
此应变硅基板通常的制造过程中，是通过使含锗15～20％(摩尔浓度)的SiGe层在硅晶片上外延生长，再使硅在此SiGe层上外延生长，来得到应变硅层(例如参照非专利文献1)。
此方法的特征在于，由于SiGe层的晶格常数比硅层的晶格常数大，因此向在SiGe层上外延生长的硅层横向导入拉伸应变(双轴应变，Biaxialstrain)，据此可提高电子的移动性。
此外，关于Ge薄膜还有这样的报道：通过施加拉伸应力(双轴应变，Biaxial strain)，1.55μm光通信波段的吸收系数增大(例如参照非专利文献2、3)。
此方法是于500～800℃使Ge在硅晶片上直接外延生长，由于Si与Ge的膨胀系数不同(Si的膨胀系数为2.6×10-6/K，Ge的膨胀系数为5.9×10-6/K)，在冷却过程中向Ge薄膜导入拉伸应力。
在将来的光集成电路等中，此应变Ge薄膜还有可能用于光接收元件等，可以说是重要的应用之一。
非专利文献1：R.People，“Physics and applications of GexSi1-x/Sistrained layer structures，”IEEE Journal of Quantum Electronics，QE-22，1696(1986)
非专利文献2：D.D.Cannon，J.F.Liu，Y.Ishikawa，K.Wada，D.T.Danielson，S.Jongthammanurak，J.Michel and L. C.Kimerling：Appl.Phys.Lett.84，906(2004)
非专利文献3：Y.Ishikawa，K.Wada，D.D.Cannon，J.F.Liu，H.C.Luan，and L. C.Kimerling：Appl.Phys.Lett.82，2044(2003)
发明内容
本发明提供一种贴合基板的制造方法，能够用容易的方法制作贴合基板，所述贴合基板具有导入了比原来大的拉伸应变的SiGe薄膜或Ge薄膜(以下也记载为Si1-xGex(式中，x为满足0＜x≤1的数)薄膜)。
为了解决上述课题，本发明提供一种贴合基板的制造方法，其特征在于，所述制造方法为贴合基板的制造方法，所述方法至少包括下列工序：准备施主晶片(donor wafer)和热膨胀率低于所述施主晶片的支撑晶片(handle wafer)的工序；将氢离子或稀有气体离子或者此二者注入所述施主晶片以形成离子注入层的工序；对所述施主晶片与所述支撑晶片的至少一方的贴合面进行表面活化处理的工序；将所述施主晶片与所述支撑晶片进行贴合的工序；通过对所述施主晶片的所述离子注入层施加机械性冲击并进行剥离，以将所述施主晶片薄膜化的工序；对所述薄膜化的施主晶片的剥离面进行表面处理的工序；以及通过使Si1-xGex(0＜x≤1)薄膜在所述剥离面上外延生长，以在所述贴合的晶片(bonded wafers)上形成应变Si1-xGex(0＜x≤1)薄膜的工序，完成以上所述制造工序之后，所述贴合基板与新准备的硅基板或带有氧化膜的硅基板贴合；然后，通过在所述新准备的硅基板或带有氧化膜的硅基板上转印所述应变Si1-xGex薄膜，在所述新准备的硅基板或带有氧化膜的硅基板上形成所述应变Si1-xGex薄膜。
如上所述，本发明的制造方法中，其特征在于，将离子注入的施主晶片与热膨胀率低于施主晶片的支撑晶片进行贴合，施以表面活化处理以增加贴合强度，在所述表面活化处理后进行贴合，通过机械性冲击在离子注入层剥离施主晶片使薄膜化，对薄膜化的施主晶片的剥离面进行表面处理后，使Si1-xGex(0＜x≤1)薄膜在剥离面上外延生长。
因此，使Si1-xGex(0＜x≤1)薄膜外延生长时，贴合的晶片得到加热，由于施主晶片的热膨胀率高于支撑晶片的热膨胀率，因此外延生长时施主晶片将会发生膨胀，然而由于贴合的结合强度非常强，在受到支撑晶片拉伸的状态下，施主晶片无法发生膨胀。此外，在施主晶片上形成的Si1-xGex(0＜x≤1)薄膜于外延生长时的温度下拉伸应力呈缓和的状态，外延生长后冷却时，Si1-xGex(0＜x≤1)薄膜将会发生收缩，而由于支撑晶片的热膨胀率低于施主晶片的热膨胀率，因此几乎不发生收缩。如上所述，由于贴合强度非常强，受支撑晶片的影响，Si1-xGex(0＜x≤1)薄膜也无法发生收缩。这样，向外延生长的Si1-xGex(0＜x≤1)薄膜导入大的拉伸应变，可得到具有导入了大的拉伸应变的Si1-xGex(0＜x≤1)薄膜的贴合基板。
另外，将根据上述制造方法得到的贴合基板与新准备的硅基板或带有氧化膜的硅基板贴合后，通过在该新准备的硅基板或带有氧化膜的硅基板上转印上述应变Si1-xGex(0＜x≤1)薄膜，可在上述新准备的硅基板或带有氧化膜的硅基板上形成上述应变Si1-xGex(0＜x≤1)薄膜。
据此，可得到硅基板上具有导入了大的拉伸应变的应变Si1-xGex(0＜x≤1)薄膜的贴合基板。
如上所述，与原来的制造方法相比，本发明的贴合基板的制造方法由于可向Si1-xGex(0＜x≤1)薄膜容易地导入大的拉伸应变，因此可制造具有导入了大的拉伸应变的Si1-xGex(0＜x≤1)薄膜的贴合基板。
附图说明
图1是表示本发明的贴合基板的制造方法的工序的一例的工序图。
其中，附图标记说明如下：
10贴合基板
11施主晶片
12支撑晶片
13离子注入层
14贴合面
15剥离面
16应变Si1-xGex薄膜
具体实施方式
下面更具体地对本发明进行说明。
本发明人等对更有效地导入比原来的应变Si1-xGex(0＜x≤1)薄膜的拉伸应变更大的贴合基板的制造方法进行了反复深入研究。
结果，本发明人等发现，支撑晶片使用热膨胀率低于施主晶片的材料，贴合后通过使Si1-xGex(0＜x≤1)薄膜在施主晶片上外延生长，可向外延生长的Si1-xGex(0＜x≤1)薄膜导入大的拉伸应变，从而完成了本发明。
下面对本发明的贴合基板进行说明，但本发明并不限于此。
本发明优选的实施方式之一，是贴合基板至少由石英基板、硅薄膜和Si1-xGex(0＜x≤1)薄膜构成，硅薄膜是与石英基板贴合后通过剥离而薄膜化得到的，应变Si1-xGex(0＜x≤1)薄膜是在上述硅薄膜上外延生长得到的。
下面所示的本发明的贴合基板的制造方法中，通过使用石英基板作为支撑晶片、使用硅基板作为施主晶片，可得到这种贴合基板。
下面参照图1对本发明的贴合基板的制造方法进行说明，但本发明并不限于此。
图1是表示本发明的贴合基板的制造方法的工序的一例的工序图。(工序a：准备施主晶片和支撑晶片、向施主晶片中注入离子)
首先，如图1(a)所示，准备施主晶片11和热膨胀率低于施主晶片的支撑晶片12。
然后，将氢离子或稀有气体离子或者此二者注入施主晶片11的一个表面，形成离子注入层13。
这里，可将施主晶片11优选设为硅基板或带有氧化膜的硅基板。
对施主晶片优选的厚度没有特别限定，但希望接近SEMI等中所规定的硅晶片的厚度。这是因为半导体装置大多设定使用此厚度的晶片。从这个观点出发，优选为300～900μm。带有氧化膜的硅基板的硅氧化膜的厚度优选为50～500nm。硅氧化膜可通过常用的热氧化法来形成，因为如果硅氧化膜太薄，则氧化膜的厚度难以控制；如果硅氧化膜太厚， 则需要更长的时间形成该硅氧化膜。通过硅氧化膜来进行氢离子注入，则可获得抑制注入离子的沟道效应(channeling)的效果。
这样，通过将施主晶片设为硅基板或带有氧化膜的硅基板，可使Si1-xGex(0＜x≤1)薄膜在晶格常数小于Si1-xGex(0＜x≤1)的硅的表面上外延生长，外延生长后的基板冷却时，能够向Si1-xGex(0＜x≤1)薄膜容易地导入更大的拉伸应变。
此外，可将支撑晶片12优选设为石英基板。
这样，通过将支撑晶片设为热膨胀率低于硅或锗的石英(5×10-7/K)，可使向Si1-xGex(0＜x≤1)薄膜导入的拉伸应变更大。另外，石英还具有对Si1-xGex层不易产生杂质的优点。
此外，可将支撑晶片12优选设为热膨胀率为1.3×10-6(/K)以下的材料。热膨胀率可根据JIS R 1618来进行测定。
这样，通过准备热膨胀率为1.3×10-6(/K)以下的材料作为支撑晶片，可使向Si1-xGex(0＜x≤1)薄膜导入的拉伸应变更大。
作为将氢离子或稀有气体离子或者此二者注入施主晶片11而形成离子注入层13的方法，只要能得到规定厚度的薄膜，注入能量、注入剂量、注入温度等其他离子注入条件则可适当选择。作为具体例子，例如将注入时的基板的温度设为250～400℃，离子注入深度设为0.5μm，注入能量设为20～100keV，注入剂量设为1×1016～1×1017/cm2，然而并不限于此。
(工序b：表面活化处理、晶片的贴合)
接着，如图1(b)所示，对施主晶片11与支撑晶片12的至少一个贴合面进行表面活化处理，例如进行等离子体活化处理或臭氧处理。
然后，将施主晶片11与支撑晶片12的贴合面密接而贴合。
这时，由于对施主晶片11与支撑晶片12的至少一方的贴合面进行表面活化处理，因此贴合面14的结合强度变得非常强。
这里，作为表面活化处理，可设为等离子体处理。这样，若利用等离子体处理来进行表面活化处理，则经历表面活化处理后的基板的面以 其OH基增加等方式而活化。因此，在此状态下，若能将支撑晶片12与施主晶片11的离子注入面密接，则通过氢键等可更牢固地将晶片贴合。此外，除了表面活化处理外，也可进行臭氧处理等，也可以将多种处理组合进行。
利用等离子体来进行处理时，优选于真空室中载置经RCA清洗等清洗后的基板，导入等离子体用气体后，优选曝露于100W左右的高频等离子体中约5～30秒，将表面予以等离子体处理。作为等离子体用气体，例如处理带有氧化膜的硅基板时，可使用氧气等离子体；处理硅基板时，可使用氢气、氩气、或氢气与氩气的混合气体、或者氢气与氦气的混合气体。此外，也可使用非活性气体氮气。
利用臭氧来进行处理时，优选于导入大气的室中载置经RCA清洗等清洗后的基板，导入氮气、氩气等的等离子体用气体后，使产生高频等离子体，将大气中的氧转化成臭氧，从而将表面予以臭氧处理。
这样，若将已表面活化处理的表面作为贴合面，例如在减压或常压下，于室温将基板密接，则即使不施以高温处理，也可牢固地贴合。
这里，在将施主晶片与支撑晶片贴合的工序之后，将施主晶片薄膜化的工序之前，优选于100～350℃温度范围对贴合的晶片进行热处理。
这样，通过对贴合的晶片进行100～350℃温度范围的热处理，可使施主晶片与支撑晶片的结合强度变得更强，在后面的剥离工序或Si1-xGex(0＜x≤1)薄膜外延生长工序等中，可进一步减少贴合的晶片发生贴合不良的可能性。
(工序c：剥离)
接着，如图1(c)所示，优选通过对离子注入层13施加机械性冲击，沿着离子注入层13进行剥离，而将施主晶片11薄膜化。薄膜化的施主晶片的厚度依赖于从离子注入的晶片表面至离子注入层之间的深度，优选为300～500nm，更加优选为400nm左右。此外，离子注入层的厚度以通过机械冲击能够容易剥离的厚度为宜，优选为200～400nm，更加优选为300nm左右。
(工序d：表面处理)
接着，如图1(d)所示，通过对薄膜化的施主晶片的剥离面15进行表面处理，除去剥离面15上残留的离子注入损伤层。
这里，作为表面处理，优选可进行研磨处理、热处理和蚀刻处理中的至少一种处理。
这样，作为表面处理，通过进行研磨处理、热处理和蚀刻处理中的至少一种处理，可确保除去施主晶片的剥离面上残留的离子注入损伤层，因此在后面的工序中可使结晶性更好的Si1-xGex(0＜x≤1)薄膜外延生长。在后面的工序中可使Si1-xGex(0＜x≤1)薄膜的结晶性更好。
(工序e：Si1-xGex(0＜x≤1)薄膜的外延生长)
接着，如图1(e)所示，通过使Si1-xGex(0＜x≤1)薄膜在薄膜化后施予表面处理的施主晶片11的剥离面上外延生长，而形成应变Si1-xGex(0＜x≤1)薄膜16，制作贴合基板10。应变Si1-xGex(0＜x≤1)薄膜优选的厚度依赖于应变的大小，优选为50～500nm。
作为使Si1-xGex(0＜x≤1)薄膜外延生长的方法，可通过LPCVD(低压化学气相沉积：Low Pressure Chemical Vapor Deposition)、UHVCVD(超高真空化学气相淀积：Ultra High Vacuum CVD)等化学气相生长法来生长。
例如，通过LPCVD法使Si1-xGex(0＜x≤1)在施予表面处理的施主晶片的剥离面上生长。该外延生长例如原料气体可优选使用SiH4或SiH2Cl2与GeH4的混合气体，载气可优选使用H2，压力条件可优选使用10-5～10-7Torr。
这里，使Si1-xGex(0＜x≤1)薄膜外延生长的工序中，可优选将外延生长温度设为500℃以上。
这样，通过将外延生长温度设为500℃以上，使Si1-xGex(0＜x≤1)薄膜外延生长后冷却时，可使拉伸应变的导入量更大。外延生长温度的上限优选为Ge的熔点(926℃)，更加优选为900℃左右，但这也依赖于组成。
此外，可将应变Si1-xGex(0＜x≤1)薄膜优选设为x≥0.1的薄膜。
这样，通过将应变Si1-xGex(0＜x≤1)薄膜设为x≥0.1而将锗的比例增大，例如施主晶片使用硅基板时，可使Si1-xGex薄膜上产生的拉伸应变更大。
因此，根据本发明的贴合基板的制造方法，在施主晶片上形成的Si1-xGex(0＜x≤1)薄膜于外延生长时的温度下拉伸应力呈缓和的状态，外延生长后冷却时，Si1-xGex(0＜x≤1)薄膜将会发生收缩，而由于支撑晶片的热膨胀率低于施主晶片的热膨胀率，因此几乎不发生收缩。由于贴合强度非常强，受支撑晶片的影响Si1-xGex(0＜x≤1)薄膜也无法发生收缩。这样，向Si1-xGex(0＜x≤1)薄膜导入大的拉伸应变，可得到具有导入了大的拉伸应变的Si1-xGex(0＜x≤1)薄膜的贴合基板。
此外，本发明的优选的实施方式之一是提供一种贴合基板，其特征在于，所述贴合基板为至少具有石英基板、该石英基板上的硅薄膜和该硅薄膜上的应变Si1-xGex(0＜x≤1)薄膜的贴合基板，上述硅薄膜是上述石英基板与硅基板贴合后通过进行剥离得到的，上述应变Si1-xGex(0＜x≤1)薄膜是在上述硅薄膜上外延生长得到的。
因此，根据本发明的优选的实施方式之一得到的贴合基板，是具有石英基板、石英基板上剥离的硅薄膜和在该硅薄膜上外延生长的应变Si1-xGex(0＜x≤1)薄膜的贴合基板。因此，在硅基板上形成的Si1-xGex(0＜x≤1)薄膜于外延生长时的温度下拉伸应力呈缓和的状态，外延生长后冷却时，Si1-xGex(0＜x≤1)薄膜将会发生收缩，而热膨胀率低的石英基板几乎不发生收缩。受该石英基板的影响Si1-xGex(0＜x≤1)薄膜也无法发生收缩。这样，向Si1-xGex(0＜x≤1)薄膜导入大的拉伸应变，可得到具有这样的薄膜的贴合基板。
另外，将根据上述制造方法得到的具有应变Si1-xGex(0＜x≤1)薄膜的贴合基板与新准备的硅基板或带有氧化膜的硅基板贴合后，也可转印应变Si1-xGex(0＜x≤1)薄膜。具体而言，例如将H+或H2+离子注入Si1-xGex(0＜x≤1)薄膜，对一个基板或两个基板施予表面活化处理后，根据需要于350℃以下进行低温热处理，对离子注入界面施加机械性冲击，可将Si1-xGex(0＜x≤1)薄膜转印到硅基板或带有氧化膜的硅基板上。优选H+ 的剂量为3.0×1016～1.0×1017原子/cm2，H2 +的剂量为1.5×1016～5.0×1016原子/cm2。
实施例
下面通过实施例对本发明的贴合基板的制造方法更具体地加以说明。
(实施例)
如下所述，按照图1所示的贴合基板的制造方法制造30张贴合基板。
首先，准备硅基板作为施主晶片、石英基板作为支撑晶片。然后，于该施主晶片的一个表面注入氢离子，形成氢离子注入层。离子注入条件为注入能量为35keV、注入剂量为9×1016/cm2、注入深度为0.3μm。
接着，在等离子体处理装置中，载置注入离子的硅基板，导入氮气作为等离子体用气体后，于2Torr(270Pa)减压条件下，在直径300mm的平行平板电极间于高频功率50W的条件下外加13.56MHz高频，将离子注入面进行高频等离子体处理10秒钟。由此将硅基板的离子注入面施予表面活化处理。
另一方面，在等离子体处理装置中载置石英基板，在狭窄的电极之间导入氮气作为等离子体用气体后，在电极间外加高频，使产生等离子体，进行高频等离子体处理10秒钟。由此将石英基板在后续贴合工序中的贴合面也施予表面活化处理。
将上述经历了表面活化处理的硅基板与石英基板以经历了表面活化处理的面作为贴合面于室温下密接后，沿厚度方向用力按压两基板的背面。
接着，为了提高贴合强度，将贴合硅基板与石英基板的基板于300℃热处理30分钟。
然后，对硅基板的离子注入层施加外部冲击，使得沿离子注入层处依次分离，从而形成硅薄膜。
然后，作为表面处理，对硅基板的剥离面进行研磨处理，研磨余量(polishing margin)设为0.05μm。
然后，通过LPCVD法使Si0.90Ge0.10层(X＝0.1)在施予表面处理的硅基板的剥离面上生长约100nm。作为该外延生长的条件，原料气体使用SiH4或SiH2Cl2与GeH4的混合气体，载气使用H2。生长温度设为600℃、压力设为10Torr。
由此制造出在石英基板上具有硅薄膜和应变Si0.90Ge0.10薄膜的贴合基板。对制造的30张贴合基板的应变Si0.90Ge0.10薄膜的应变量进行测定，得到应变量的平均值为1.05％。应变量的测定采用拉曼(Raman)光谱分析法按下述条件进行。
分析方法：背散射(backscatter)拉曼光谱测定
装置：Dilor公司制造的Super Labram
狭缝宽度：100μm
检测器：多通道CCD
光源：He-Ne激光(632.8nm)
光学系统：显微镜(物镜放大100倍)
激光束直径：约1μmφ
光源输出功率：1.0mW
累积时间：60秒
累积次数：1次
试样条件：室温、大气中
另外，本发明并不限于上述实施方式。上述实施方式为例示，只要是具有与本发明的权利要求中所记载的技术思想实质上相同的构成、相似的效果的技术方案，不论为何者，皆包含在本发明的技术范围内。
Claims (8)
1.一种贴合基板的制造方法，其特征在于，所述制造方法至少包括下列工序：
准备施主晶片和热膨胀率低于所述施主晶片的支撑晶片的工序；
将氢离子或稀有气体离子或者此二者注入所述施主晶片以形成离子注入层的工序；
对所述施主晶片与所述支撑晶片的至少一方的贴合面进行表面活化处理的工序；
将所述施主晶片与所述支撑晶片进行贴合的工序；
通过对所述施主晶片的所述离子注入层施加机械性冲击并进行剥离，以将所述施主晶片薄膜化的工序；
对所述薄膜化的施主晶片的剥离面进行表面处理以除去所述剥离面上残留的离子注入损伤层的工序，其中将所述表面处理设为进行研磨处理和蚀刻处理中的至少一种处理；以及
通过使Si1-xGex薄膜在所述剥离面上外延生长，以在所述贴合的晶片上形成应变Si1-xGex薄膜的工序，式中，x为满足0＜x≤1的数；
完成以上所述制造工序之后，所述贴合基板与新准备的硅基板或带有氧化膜的硅基板贴合；然后
通过在所述新准备的硅基板或带有氧化膜的硅基板上转印所述应变Si1-xGex薄膜，在所述新准备的硅基板或带有氧化膜的硅基板上形成所述应变Si1-xGex薄膜。
2.如权利要求1所述的贴合基板的制造方法，其特征在于，将所述施主晶片设为硅基板或带有氧化膜的硅基板。
3.如权利要求1或2所述的贴合基板的制造方法，其特征在于，在将所述施主晶片与所述支撑晶片进行贴合的工序之后、并在将所述施主晶片薄膜化的工序之前，将所述贴合的晶片在100～350℃温度范围进行热处理。
4.如权利要求1所述的贴合基板的制造方法，其特征在于，将所述支撑晶片设为石英。
5.如权利要求1所述的贴合基板的制造方法，其特征在于，将所述支撑晶片设为热膨胀率为1.3×10-6/K以下的材料。
6.如权利要求1所述的贴合基板的制造方法，其特征在于，在使所述Si1-xGex薄膜外延生长的工序中，将所述外延生长温度设为500℃以上。
7.如权利要求1所述的贴合基板的制造方法，其特征在于，将所述应变Si1-xGex薄膜设为x≥0.1的薄膜。
8.一种贴合基板的制造方法，其特征在于，所述制造方法至少包括下列工序：
准备施主晶片和热膨胀率低于所述施主晶片的支撑晶片的工序；
将氢离子或稀有气体离子或者此二者注入所述施主晶片以形成离子注入层的工序；
对所述施主晶片与所述支撑晶片的至少一方的贴合面进行表面活化处理的工序；
将所述施主晶片与所述支撑晶片进行贴合的工序；
通过对所述施主晶片的所述离子注入层施加机械性冲击并进行剥离，以将所述施主晶片薄膜化的工序；
对所述薄膜化的施主晶片的剥离面进行表面处理的工序；
通过使Si1-xGex薄膜在所述剥离面上外延生长，以在所述贴合的晶片上形成应变Si1-xGex薄膜的工序，式中，x为满足0＜x≤1的数；
将所述贴合的晶片上的应变Si1-xGex薄膜与新准备的硅基板或带有氧化膜的硅基板贴合的工序；以及
通过在所述新准备的硅基板或带有氧化膜的硅基板上转印所述应变Si1-xGex薄膜，在所述新准备的硅基板或带有氧化膜的硅基板上形成所述应变Si1-xGex薄膜的工序。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007306406A JP5465830B2 (ja) | 2007-11-27 | 2007-11-27 | 貼り合わせ基板の製造方法 |
| JP2007-306406 | 2007-11-27 | ||
| PCT/JP2008/071573 WO2009069709A1 (ja) | 2007-11-27 | 2008-11-27 | 貼り合わせ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101874290A CN101874290A (zh) | 2010-10-27 |
| CN101874290B true CN101874290B (zh) | 2013-01-02 |
Family
ID=40678601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200880117698.8A Active CN101874290B (zh) | 2007-11-27 | 2008-11-27 | 贴合基板的制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8716106B2 (zh) |
| EP (1) | EP2216803B1 (zh) |
| JP (1) | JP5465830B2 (zh) |
| KR (1) | KR101554754B1 (zh) |
| CN (1) | CN101874290B (zh) |
| WO (1) | WO2009069709A1 (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010287817A (ja) * | 2009-06-15 | 2010-12-24 | Shin-Etsu Chemical Co Ltd | Ｇｅ膜付きＳＯＩ基板の製造方法及びＧｅ膜付きＳＯＩ基板 |
| CN108766873B (zh) * | 2011-01-25 | 2023-04-07 | Ev 集团 E·索尔纳有限责任公司 | 用于永久接合晶片的方法 |
| JP5659118B2 (ja) | 2011-09-20 | 2015-01-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US9048091B2 (en) * | 2013-03-25 | 2015-06-02 | Infineon Technologies Austria Ag | Method and substrate for thick III-N epitaxy |
| FR3009887B1 (fr) | 2013-08-20 | 2015-09-25 | Commissariat Energie Atomique | Procede ameliore de separation entre une zone active d'un substrat et sa face arriere ou une portion de sa face arriere |
| KR101628197B1 (ko) | 2014-08-22 | 2016-06-09 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| CN105957831A (zh) * | 2016-07-06 | 2016-09-21 | 中国科学院上海微系统与信息技术研究所 | 一种用于制造支撑衬底上的单晶材料薄层结构的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006092886A1 (ja) * | 2005-02-28 | 2006-09-08 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウエーハの製造方法及び貼り合わせウエーハ |
| JP2006324530A (ja) * | 2005-05-19 | 2006-11-30 | Shin Etsu Chem Co Ltd | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338942A (en) * | 1992-01-16 | 1994-08-16 | Hitachi, Ltd. | Semiconductor projections having layers with different lattice constants |
| JPH06236975A (ja) * | 1993-02-08 | 1994-08-23 | Sony Corp | 半導体装置用多層構造基板及び半導体素子の作製方法 |
| JP2000277715A (ja) * | 1999-03-25 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 半導体基板，その製造方法及び半導体装置 |
| US6287941B1 (en) * | 1999-04-21 | 2001-09-11 | Silicon Genesis Corporation | Surface finishing of SOI substrates using an EPI process |
| US6890835B1 (en) * | 2000-10-19 | 2005-05-10 | International Business Machines Corporation | Layer transfer of low defect SiGe using an etch-back process |
| US20020167048A1 (en) * | 2001-05-14 | 2002-11-14 | Tweet Douglas J. | Enhanced mobility NMOS and PMOS transistors using strained Si/SiGe layers on silicon-on-insulator substrates |
| JP2004079912A (ja) * | 2002-08-21 | 2004-03-11 | Sharp Corp | 半導体基板改質方法およびこの方法を用いた半導体装置 |
| US20060014363A1 (en) * | 2004-03-05 | 2006-01-19 | Nicolas Daval | Thermal treatment of a semiconductor layer |
| US7235812B2 (en) * | 2004-09-13 | 2007-06-26 | International Business Machines Corporation | Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques |
| JP2007173354A (ja) * | 2005-12-20 | 2007-07-05 | Shin Etsu Chem Co Ltd | Ｓｏｉ基板およびｓｏｉ基板の製造方法 |
-
2007
- 2007-11-27 JP JP2007306406A patent/JP5465830B2/ja active Active
-
2008
- 2008-11-27 WO PCT/JP2008/071573 patent/WO2009069709A1/ja active Application Filing
- 2008-11-27 CN CN200880117698.8A patent/CN101874290B/zh active Active
- 2008-11-27 KR KR1020107009574A patent/KR101554754B1/ko active IP Right Grant
- 2008-11-27 US US12/744,567 patent/US8716106B2/en active Active
- 2008-11-27 EP EP08853796.4A patent/EP2216803B1/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006092886A1 (ja) * | 2005-02-28 | 2006-09-08 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウエーハの製造方法及び貼り合わせウエーハ |
| JP2006324530A (ja) * | 2005-05-19 | 2006-11-30 | Shin Etsu Chem Co Ltd | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2216803A1 (en) | 2010-08-11 |
| US20100301455A1 (en) | 2010-12-02 |
| CN101874290A (zh) | 2010-10-27 |
| KR20100080827A (ko) | 2010-07-12 |
| WO2009069709A1 (ja) | 2009-06-04 |
| US8716106B2 (en) | 2014-05-06 |
| JP2009130289A (ja) | 2009-06-11 |
| KR101554754B1 (ko) | 2015-09-21 |
| EP2216803B1 (en) | 2014-01-15 |
| EP2216803A4 (en) | 2011-08-10 |
| JP5465830B2 (ja) | 2014-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |