CN101866371A - 立体集成电路的验证方法 - Google Patents

Abstract

一种立体集成电路(3D-IC)的验证方法。对于立体集成电路的每一层级，定义对准标记(alignment mark)、硅穿孔(TSV)及凸块于虚拟层(dummylayer)上。接着，分别验证每一层级的芯片、对准标记、硅穿孔及凸块。提取所有层级的虚拟层，并将其予以整合。接下来，垂直地验证整合的虚拟层。

Description

立体集成电路的验证方法

技术领域

本发明涉及一种集成电路的验证(verification)，特别是涉及一种可整合于二维电子设计自动化(EDA)工具的立体集成电路(3D-IC)验证方法。

背景技术

由于现代的电子系统愈趋于复杂，因此经常会使用系统单芯片(SOC)技术将电子系统的所有电子组件集成单芯片。但是，可能因所使用的各种工艺技术不易相容，因此往往无法使用系统单芯片(SOC)技术来建构电子系统。

鉴于此，三维或立体集成电路技术就成为另一种建构电子系统的可行技术，其可将二或多个芯片以水平和垂直方式集成集成电路，即使这些芯片间的工艺并不相容。特别是在硅穿孔(through-silicon via，TSV)技术愈趋于成熟后，立体集成电路技术变得更为普遍，其可使用硅穿孔(TSV)技术通过穿孔(via)以垂直方式而电性连接芯片。图1A至图1B显示瑞萨(Renesas)公司所提出的一种硅穿孔(TSV)技术。于图1A中，通过将上层芯片的凸块(bump)5插入相邻下层芯片的硅穿孔6中而堆叠芯片1-4。接下来，以力量挤压堆叠的芯片1-4，因而形成图1B所示的结构。图2A至图2B显示另一种硅穿孔(TSV)技术。于附图中，芯片11-13通过硅穿孔14及微凸块(micro bump)15而连接在一起。值得注意的是，图2B中相邻芯片11-13的硅穿孔14不需如图2A、图1A/1B所示的互为对准。图3的示意图例示连接的立体集成电路。在此例子中，第一(上)层包含芯片A及B；第二(中)层包含芯片C、D及E；而第三(下)层包含芯片F。这些芯片通过硅穿孔31及凸块32而连接在一起，且互不相邻的芯片(例如芯片B与芯片F)也可通过中空孔洞33而直接连接。

现代的复杂集成电路需要通过电子设计自动化(EDA)工具(例如集成电路布局编辑器(layout editor)及设计规则检查(DRC)、布局-简图检查(LVS)等各种验证工具)来进行设计以及在真正制造前可验证集成电路的功能。由于立体集成电路仍是一种新的技术，因此目前尚未发展有真正的立体电子设计自动化(EDA)工具。传统(二维)电子设计自动化(EDA)工具仅能用以验证同一层的芯片，但无法验证不同层芯片间的连接。传统二维电子设计自动化(EDA)工具之所以无法用以验证立体集成电路，主要原因在于无法分辨出所有芯片的电子组成。因此，传统二维电子设计自动化(EDA)工具是无法侦测出如图4所例示的硅穿孔31与凸块32的错位情形。

鉴于传统二维电子设计自动化(EDA)工具无法有效地验证立体集成电路，或者真正的立体集成电路电子设计自动化(EDA)工具尚未发展出来，因此亟需提出一种立体集成电路验证方法，其可整合至传统二维电子设计自动化(EDA)工具，也可单独使用以验证立体集成电路。

发明内容

本发明的目的之一在于提出一种立体集成电路的验证方法，其可整合至传统二维电子设计自动化(EDA)工具，也可单独使用以验证立体集成电路。整合的电子设计自动化(EDA)工具可用以验证立体集成电路，而不需寻求昂贵的真正立体集成电路电子设计自动化(EDA)工具。

根据本发明实施例，对于立体集成电路的每一层级，定义对准标记(alignment mark)、硅穿孔(TSV)及微凸块(micro bump)于虚拟层(dummylayer)上。接着，分别验证每一层级的芯片、对准标记、硅穿孔及微凸块。通过信息流出(stream out)方式以提取所有层级的虚拟层，并根据对准标记将所提取的虚拟层予以整合。接下来，垂直地验证整合的虚拟层，并检查不同层级的硅穿孔、微凸块间的连接关系。

附图说明

图1A和图1B显示一种硅穿孔(TSV)技术。

图2A和图2B显示另一种硅穿孔(TSV)技术。

图3的示意图例示连接的立体集成电路。

图4例示传统立体集成电路，其硅穿孔与凸块有错位的情形。

图5显示本发明实施例的(三维)立体集成电路(3D-IC)验证方法的流程。

图6A例示立体集成电路。

图6B显示图6A的立体集成电路的阶层式单元视图。

图6C显示图6A的立体集成电路的扁平单元视图。

图6D显示经对准标记所对准的堆叠层级。

图7A显示当虚拟层正确对准时所得到的叠合对准标记。

图7B显示当虚拟层未正确对准时所得到的叠合对准标记。

图8A显示每一层级的提取虚拟层。

图8B显示所有层级的叠合虚拟层。

图9例示硅穿孔和凸块的错位情形。

图10A显示立体集成电路的硅穿孔/凸块连接检查的详细流程图。

图10B例示进行连接检查的结构。

图10C显示连接列表文件格式的一个例子。

图10D显示连接列表文件格式的另一例子。

附图标记说明

1-4芯片                            5凸块

6硅穿孔                            11-13芯片

14硅穿孔                           15微凸块

31硅穿孔                           32凸块

33中空孔洞                         51-56实施例的流程步骤

560-563连接检查的流程步骤          61硅穿孔

62凸块                             63对准标记

91硅穿孔                           92凸块

93错位                             94错位

99中空孔洞

具体实施方式

图5显示本发明实施例的(三维)立体集成电路(3D-IC)验证方法的流程。在本实施例中，立体集成电路包含两个或多个芯片，其分别属于不同层级。这些芯片通过硅穿孔(TSV)及凸块(或微凸块(micro bump))而垂直地连接在一起(有些芯片还可能水平地连接)。硅穿孔技术可以使用(但不限定于)图1A/1B、图2A/2B所示。

于步骤51中，提供至少一虚拟层(dummy layer)给立体集成电路的每一层级，并于该虚拟层上定义及绘制对准标记(alignment mark)。此外，在该至少一虚拟层上也绘制有硅穿孔及凸块。在本实施例中，同一层级的对准标记及硅穿孔绘制于同一虚拟层，而同一层级的凸块则绘制于另一虚拟层。图6A例示立体集成电路，其第一(上)层包含芯片A及B，而第二(下)层包含芯片C。这些芯片通过硅穿孔61及凸块62而连接在一起。对准标记63定义于各自层级。图6B显示图6A的立体集成电路的阶层式单元视图，图6C显示图6A的立体集成电路的扁平单元视图，图6D显示经对准标记所对准的堆叠层级。

在提供了对准标记/硅穿孔/凸块的虚拟层(步骤51)后，接着于步骤52中，每一层级分别进行集成电路验证，例如设计规则检查(DRC)及布局-简图检查(LVS)。每一层级的验证可以使用传统(二维)电子设计自动化(EDA)工具，其细节不在此赘述。

接着，在步骤53，除了虚拟层之外，对于所有层级的电子组成进行“信息流出(stream out)”。在本说明书中，所谓“信息流出(stream out)”是指将电子设计自动化(EDA)工具的文件从(非标准)数据库格式转换为标准数据库格式(例如Cadence Design Systems拥有的GDSII或SEMI拥有的OASIS)。经转换后的(GDSII或OASIS)文件为一种二元文件，其代表布局信息，例如几何形状及文本标签(text label)，且提供单元及芯片层级的物理及光掩模布局数据，用以作为晶片代工厂于制造集成电路时之用。于步骤53中，通过信息流出(stream out)方式，因而得以提取出每一层的虚拟层。

对于每一层所提取得到的虚拟层，在步骤54中将其整合或予以合并。其中，所有层级虚拟层的整合主要是根据对准标记来进行的。图7A显示当虚拟层正确对准时所得到的叠合对准标记，而图7B则显示当虚拟层未正确对准时所得到的叠合对准标记。

接着，在步骤55中对整合的虚拟层进行验证，例如设计规则检查(DRC)。图8A显示每一层级的提取虚拟层，而图8B则显示所有层级的叠合虚拟层。通过步骤55的立体集成电路的硅穿孔/凸块验证，硅穿孔91和凸块92之间的错位即可以侦测得到，如图9中93和94所示的错位情形。

于完成了个别层级的水平检查(步骤52)及整合硅穿孔/凸块的垂直检查(步骤55)之后，立体集成电路的验证还不能称已经完整，因为，即使所有层级的硅穿孔/凸块已经通过了之前所述的检查(例如设计规则检查(DRC)及对准检查)，这些硅穿孔/凸块之间的连接关系仍有可能是不正确的。为了解决此问题，本实施例还于步骤56进一步进行立体集成电路的硅穿孔/凸块连接检查。于步骤56中，可以针对硅穿孔、凸块进行连接检查，也可以仅单独针对硅穿孔进行连接检查。图10A显示步骤56(立体集成电路的硅穿孔/凸块连接检查)的详细流程图。图10B例示进行连接检查的结构。于步骤560中，提取立体集成电路的端口文本(port text)。于该端口文本中，硅穿孔、凸块或其他元件被指定相对应的端口名称(port name)。上述端口名称(port name)的指定及端口文本(port text)的产生功能通常可由传统(二维)电子设计自动化(EDA)工具来提供，因此其细节不在此赘述。于图10B的例子中，第一层具有A1、A2、A3三个端口名称，第二层具有B1至B6共六个端口名称，第三层具有C1至C6共六个端口名称。

于步骤561中，产生连接列表文件(connection list file)，用以宣告各层级元件(例如硅穿孔、凸块)之间的连接关系。在本实施例中，连接列表文件的格式如图10C所示。于附图中，第一层虚拟层(DL1)的端口名称A2标记为A2@DL1。依照相同的格式原则，第二层虚拟层(DL2)的端口名称B5标记为B5@DL2，而第三层虚拟层(DL3)的端口名称C4标记为C4@DL3。于图10C中，(第一层的)A2应连接至(第二层的)B5，其应再连接至(第三层的)C4。根据本发明实施例的连接列表文件格式，端口名称A2、B5和C4的连接可标记为A2@DL1 to B5@DL2to C4@DL3。图10D显示连接列表文件格式的另一例子。在这个例子中，第一层虚拟层(DL1)的端口名称A3(亦即，A3@DL1)通过中空孔洞99而直接连接至第三层虚拟层(DL3)的端口名称C6(亦即，C6@DL3)。根据本发明实施例的连接列表文件格式，端口名称A3和C6的连接可标记为A3@DL1to C6@DL3。根据上述的连接列表文件格式，图10B的连接可以宣告如下：

A1@DL1to B2@DL2

B1@DL2to C1@DL3

B3@DL2to C2@DL3

B4@DL2to C3@DL3

A2@DL1to B5@DL2to C4@DL3

B6@DL2to C5@DL3

A3@DL1to C6@DL3

接下来，在步骤562中，将步骤560所提取的立体集成电路的端口文本和步骤561所产生的连接列表文件予以比较，以进行连接的追踪，因而得以检查连接的正确性。这个步骤的执行可以使用编程(programming)方式，例如使用工具命令语言(Tool Command Language，TCL)。根据步骤562的比较结果，如果发现有错误的硅穿孔/凸块连接，则可以通过步骤563报导错误的连接。

根据上述的实施例，立体集成电路的验证方法可整合至传统二维电子设计自动化(EDA)工具，也可单独使用以验证立体集成电路是否符合功能及制造方面的要求。本实施例所提供的立体集成电路验证方法，其成本远较真正立体集成电路电子设计自动化(EDA)工具的成本来得低，况且该真正的立体集成电路电子设计自动化(EDA)工具目前尚未发展出来。

以上所述仅为本发明的优选实施例而已，并非用以限定本发明的权利要求；凡其它未脱离发明所揭示的精神下所完成的等同改变或修饰，均应包含在所述权利要求内。

Claims (19)

1.一种立体集成电路的验证方法，包含：

提供至少一虚拟层给该立体集成电路的每一层级，并于该虚拟层上定义至少一对准标记、硅穿孔及凸块；

分别验证每一层级的芯片，该验证包含验证该对准标记、硅穿孔及凸块；

提取所有层级的该虚拟层；

整合所提取的虚拟层；以及

验证所整合的虚拟层。

2.如权利要求1所述的立体集成电路的验证方法，其中所述相同层级的对准标记及硅穿孔定义于相同的该虚拟层。

3.如权利要求2所述的立体集成电路的验证方法，其中所述相同层级的凸块定义于另一虚拟层，其异于相同层级的该对准标记/硅穿孔的虚拟层。

4.如权利要求1所述的立体集成电路的验证方法，其中所述凸块为微凸块。

5.如权利要求1所述的立体集成电路的验证方法，其中所述每一层级的分别验证步骤中，进行设计规则检查或布局-简图检查。

6.如权利要求1所述的立体集成电路的验证方法，其中所述虚拟层的提取通过信息流出方式。

7.如权利要求6所述的立体集成电路的验证方法，在提取该虚拟层的步骤中，除了该立体集成电路的虚拟层之外，所有电子组成都被信息流出。

8.如权利要求7所述的立体集成电路的验证方法，其中所述被信息流出的电子组成为GDSII或OASIS数据库格式。

9.如权利要求1所述的立体集成电路的验证方法，其中所述提取虚拟层为根据该虚拟层中的对准标记以进行整合。

10.如权利要求1所述的立体集成电路的验证方法，在验证该整合虚拟层的步骤中，进行设计规则检查。

11.如权利要求1所述的立体集成电路的验证方法，还包含连接关系检查步骤，用以检查不同层级的该硅穿孔间的连接关系。

12.如权利要求11所述的立体集成电路的验证方法，在所述连接关系检查步骤中，还包含检查该凸块。

13.如权利要求11所述的立体集成电路的验证方法，其中所述连接关系检查步骤包含：

提取立体集成电路的端口文本，其指定端口名称给每一该硅穿孔；

产生连接列表文件，用以宣告该硅穿孔的连接关系；及

比较该立体集成电路的端口文本和该连接列表文件，以进行连接的追踪，因而得以检查连接的正确性。

14.一种立体集成电路的验证方法，包含：

对于每一层级，在虚拟层上定义及绘制至少一对准标记、硅穿孔及微凸块；

分别验证每一层级的芯片，该验证包含验证该对准标记、硅穿孔及凸块；

通过信息流出方式以提取所有层级的该虚拟层；

根据该虚拟层的对准标记，用以整合所提取的虚拟层；

验证所整合的虚拟层；以及

检查不同层级的该硅穿孔、该微凸块之间的连接关系。

15.如权利要求14所述的立体集成电路的验证方法，其中所述相同层级的对准标记及硅穿孔定义于相同的该虚拟层。

16.如权利要求15所述的立体集成电路的验证方法，其中所述相同层级的微凸块定义于另一虚拟层，其异于相同层级的该对准标记/硅穿孔的虚拟层。

17.如权利要求14所述的立体集成电路的验证方法，其中所述每一层级的分别验证步骤中，进行设计规则检查或布局-简图检查。

18.如权利要求14所述的立体集成电路的验证方法，在验证该整合虚拟层的步骤中，进行设计规则检查。

19.如权利要求14所述的立体集成电路的验证方法，其中所述连接关系检查步骤包含：

提取立体集成电路的端口文本，其指定端口名称给每一该硅穿孔、该微凸块；

产生连接列表文件，用以宣告该硅穿孔、该微凸块的连接关系；以及

比较该立体集成电路的端口文本和该连接列表文件，以进行连接的追踪，因而得以检查连接的正确性。

Images