CN101847970A

CN101847970A - 一种功能可重构的数字系统

Info

Publication number: CN101847970A
Application number: CN201010169227A
Authority: CN
Inventors: 孟彬; 任腾龙; 易婷; 洪志良; 谢江滨
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2010-04-29
Filing date: 2010-04-29
Publication date: 2010-09-29

Abstract

本发明属于数模混合信号处理器技术领域，具体公开了一种电路功能可重构的数字系统。该系统由微控制器模块、串行外设接口模块、静态存储器组、计数器、定时器和可配置逻辑阵列组成。其原理是由微控制器通过串行外设接口对静态存储器组进行配置从而达到可配置逻辑阵列功能改变的效果。可配置逻辑阵列包括可配置逻辑模块、开关电路和连接模块。可配置逻辑模块内包括查找表，可选择输入信号并将输入的数据选择对应的逻辑输出。计数器或定时器可按照需要进行调用，并且，它们的时钟频率可以控制。

Description

一种功能可重构的数字系统

技术领域

本发明属于数模混合信号处理器技术领域，具体涉及一种功能可重构的数字系统。

背景技术

本发明的功能可重构数字系统应用于可重构混合信号处理器中，可重构混合信号处理器不仅可以处理数字信号，还可以直接处理模拟信号而无需用A/D转换，提高了运行速度，节省了功耗和成本。可重构混合信号处理器片上集成了数字系统和模拟系统，不需要编程器，能够在系统运行过程中编程，以修改和重构电子系统。

发明内容

本发明的目的在于提出功能可重构的数字系统，以便能进一步提高信号处理器运行速度，节省功耗和成本。

本发明提出的功能可重构的数字系统，它包括微控制器模块102、串行外设接口模块103、静态存储器组104、计数器106、定时器105和可配置逻辑阵列101。系统在运行时，通过编程指令控制微控制器102，从输出端口输出串行数据通过串行外设接口103配置静态存储器组104，不同的值对应着可配置逻辑阵列101不同的功能。可配置逻辑阵列101由可配置逻辑模块108与开关电路107组成，由开关电路107选择输入信号，通过查找表110对应的逻辑关系输出数据。可配置逻辑阵列101的输入信号由外部直接输入，或者由微控制器102输入。定时器105的开始控制信号和计时初值由可配置逻辑阵列101控制，计数器106的复位与置位信号也由可配置逻辑阵列101控制。计数器106与定时器105的计数频率以及可配置逻辑阵列101的时钟频率，由静态存储器组104控制。

本发明中可重构静态存储器组104分散在电路中，将每一个静态存储器布置在功能电路的旁边。该静态存储器的预充电管只在串行外设接口103的时序无效的时候预充电。可配置逻辑阵列101的开关电路107的控制信号、计数器106的频率控制信号、定时器105的频率控制信号、可配置逻辑阵列101的频率选择的控制信号和可配置逻辑阵列101的连接模块109的控制信号均由静态存储器组104控制，另外，可配置逻辑模块108中的查找表107由若干个静态存储器组成。

本发明使用数模混合技术组成。其中，微控制器模块102、串行外设接口模块103使用数字技术，用硬件描述语言完成；静态存储器组104、计数器106、定时器105和可配置逻辑阵列101使用模拟技术，使用MOS管搭建而成。

附图说明

以下附图描述了本发明的实施例，这些附图和实例提供了本发明的实例并且它们是非限制性的和非穷尽的。

图1为本发明中的功能可重构的数字系统结构。

图2是串行外设接口的书序图。

图3是可配置逻辑阵列结构。

图4是可配置逻辑模块电路图。

图5开关电路结构图。

图6是连接模块结构图。

图中标号：101：可配置逻辑阵列，102：微控制器，103：串行外设接口，104：静态存储器组，105：定时器，106：计数器，107：开关电路，108：可配置逻辑模块，109：连接模块，110：查找表，111：开关，112：2位选择器，113：2位选择器，114：D触发器，115：4位选择器，201：串行外设接口时序中的时钟信号，202：串行外设接口时序中的片选信号，203：串行外设接口时序中的输入数据信号，204：串行外设接口时序中的输出数据信号。

具体实施方式

以下结合附图及实例对本发明进行详细说明。

如图1所示，它包括微控制器模块102、串行外设接口模块103、静态存储器组104、计数器106、定时器105和可配置逻辑阵列101。系统在运行时，通过指令控制微控制器模块102，从输出端口输出串行数据通过串行外设接口模块103配置静态存储器组104，而静态存储器组104与可配置逻辑阵列101的控制信号直接相连，因此其不同的值对应着可配置逻辑阵列101不同的功能。当可配置逻辑模块需要调用定时器105时，通过置TM[0]～TM[3]为高电平分别启动4个定时器105，同时传输初始数据到定时器105中。当定时器105计时完毕时，置INT[0]～INT[3]为高电平，并输出至可配置逻辑阵列101中。另外，定时器的计时频率可由静态存储器的值ST控制，在clk[0]～clk[7]中选择。计数器106的置位信号set由可配置逻辑阵列101控制，同样，计数器106的时钟频率也可选择，控制信号SC由静态存储器控制，调用完毕后，计数值counter可输出至可配置逻辑阵列101中。

如图2所示，在串行外设接口模块103的传输时序中，201表示时钟信号PCLK，202表示片选信号PSEL_SPI，203表示输入数据信号PDI，204表示输出数据信号PDO。输入数据203的格式是高位在前，低位在后。传输开始时，片选信号202变为低电平，同时，输入数据信号203中有串行数据输入，采用时钟下降沿输入，时钟上升沿采样，首先输入的是9位地址位，数据一位一位依次从高位到低位输入，接着的一位是写/读标志位，若输入的数值是1，那么表示此次操作是模块微控制器102向静态存储器组104中写入数据；若为0，代表微控制器102从静态存储器组104中读取数据。而后的8位是数据位。当传输完毕，片选信号变为高电平，一次读/写操作结束。

可配置逻辑阵列101包括可配置逻辑模块108、开关电路107和连接模块109，如图3所示。信号输入可配置逻辑阵列101中，由开关电路107选择输入信号的走向，输入至一个可配置逻辑模块108中。可配置逻辑模块108包括一个查找表110、一个D触发器114和两个2位选择器112、113，如图4所示。输入信号由查找表110选择相应的逻辑关系，2位选择器113可选择由查找表110直接输出或者通过D触发器114同步后输出，控制信号由静态存储器组104控制。另一个2位选择器113是用来选择时钟信号的。输入信号通过开关电路107选择走向，开关电路107由24个开关组成，如图5所示。横纵两条线的交叉点均有6个开关111，开关111实质上是一个NMOS管。这6个开关决定了这两条交叉线的连接关系，从而决定了信号的走向。连接模块109实质上是一个4位选择器115，如图6所示。这个4位选择器115的控制信号S由静态存储器组104控制，控制输出信号的值。

Claims

1.一种功能可重构的数字系统结构，其特征在于，它包括微控制器模块102、串行外设接口模块103、静态存储器组104、计数器106、定时器105和可配置逻辑阵列101；系统在运行时，通过编程指令控制微控制器102，从输出端口输出串行数据通过串行外设接口103配置静态存储器组104，不同的值对应着可配置逻辑阵列101不同的功能；可配置逻辑阵列101由可配置逻辑模块108与开关电路107组成，由开关电路107选择输入信号，通过查找表110对应的逻辑关系输出数据；可配置逻辑阵列101的输入信号由外部直接输入，或者由微控制器模块102输入；定时器105的开始控制信号和计时初值由可配置逻辑阵列101控制，计数器106的复位与置位信号也由可配置逻辑阵列101控制；计数器106与定时器105的计数频率以及可配置逻辑阵列101的时钟频率，由静态存储器组104控制。

2.根据权利要求1所述的功能可重构的数字系统，其特征在于：所述静态存储器组104分散在电路中，将每一个静态存储器布置在功能电路的旁边；该静态存储器的预充电管只在串行外设接口103的时序无效的时候预充电；可配置逻辑阵列101的开关电路107的控制信号、计数器106的频率控制信号、定时器105的频率控制信号、可配置逻辑阵列101的频率选择的控制信号和可配置逻辑阵列101的连接模块109的控制信号均由静态存储器组104控制；可配置逻辑模块108中的查找表107由若干个静态存储器组成。

3.根据权利要求1所述的功能可重构的数字系统，其特征在于：该系统使用数模混合技术组成；其中，微控制器模块102、串行外设接口模块103使用数字技术，用硬件描述语言完成；静态存储器组104、计数器106、定时器105和可配置逻辑阵列101使用模拟技术，用MOS管搭建而成。