CN101842895A - Rf-ic封装方法及所获得的电路 - Google Patents

Abstract

典型地，今天的芯片包括多个电路以及多个电感器，通常是RF电感器。这些IC电感器对于实现许多完全集成的收发器芯片所需的压控振荡器是必需的，这些收发器芯片今天提供给市场，用于多无线通信协议。本发明涉及RF-IC封装方法，该封装方法实际上消除了电感器和电路的不同部分的传输线之间的长程电磁串扰。

Description

RF-IC封装方法及所获得的电路

技术领域

本发明涉及RF-IC封装方法，该封装方法实际上消除了电感器和电路的不同部分的传输线之间的长程电磁串扰。

背景技术

典型地，今天的芯片或集成电路(IC)包括多个IP块(或构件块)以及多个电感器，通常是RF电感器。这些IC电感器对于实现许多完全集成的收发器芯片所需的压控振荡器是必需的，这些收发器芯片今天提供给市场，用于多无线通信协议。所需的电感值典型为几个nH，并且优选地应当可以针对应用调节，然而品质因子优选地应当尽可能高。优选地，附加的好处可以是低的净磁场，导致与其他电感器(图1)或互连线之间的较低的磁耦合，这是在WO1998005048A1、WO2004012213A1、WO2005096328A1和WO2006105184A1中公开的特殊电感器布局的目的。

WO98/05048A1涉及平面磁场电感器/变压器及方法，具有至少三个的多个平面环形/螺旋形导体线圈，这些线圈按照简单的/复合的环路方式彼此相接来设置。这些环路承载由信号源产生的电流，并且多个相邻的平面环形/螺旋形导体线圈设置成使得预定范围上多个环形/螺旋形导体线圈的磁矩(moment)的抵消最大化。

WO2004/012213A1公开了一种具有平面螺旋形绕组的平面电感，尤其是用于单片HF振荡器的平面电感，其中每一个绕组是“8”字形式，具有沿着相同方向承载电流并且在两个环路之间延伸的三个交叉导体。

WO2005/096328A1公开了一种用于减小VCO谐振器之间的EM互耦合并且用于在单个半导体芯片上实现它的方法和系统。电感器可以是“8”字形、四叶苜蓿形、单圈、多圈、彼此相对旋转、和/或彼此相对垂直偏移。

WO2006/105184A1公开了一种用于集成电路或印刷电路板中以减少或最小化干扰的方法和装置。利用耦合在一起并且配置成电流沿不同方向流经电感器的两个或更多个电感器形成电感，从而至少部分抵消磁场。

在设计电路时，可以微调电感器的配置以及电路的各部分的相对位置，以提供最优的干扰或噪声控制。

如上所述，已知包括电感器及其他的RF-IC。

下面的文献涉及一个电路内的单个电感器及其优化。

US2005/190035公开了一种用于集成电路的芯片上电感器器件，采用IC的多个金属层上的线圈，具有位于线圈和电感器的磁芯之间、在线圈之间延伸的堆叠通道的电连接器。磁性材料的薄膜可以形成在电感器末端，以便为电感器提供闭合的磁路。因而获得了小(例如晶体管)尺寸的高Q因子电感器。

WO2005/091499涉及形成在电介质材料的顶部、在彼此的顶部凸出的各种螺旋形电感器。在第一和第二螺旋形电感器的中心部分形成电容器电极，该电容器电极各自占据相关图案的外周边区域的20-60％的面积。在第一电介质衬底的上表面上放置其上形成有第一接地层的第三电介质衬底。在第二电介质衬底的下表面上放置第二接地层。

EP0780853涉及与典型的集成电路制造相容的具有提高的Q的电感器结构，包括螺旋形电感器，在集成电路的电阻性衬底和螺旋形电感器之间具有减少电感器的功率损耗的导电面。在导电材料中可以形成区段图案，以防止涡流流经导电面并减小螺旋形电感器的电感。对其中形成分段导电面的图案进行优化，可以增加电感器的Q。分段的导电面可以由金属、多晶硅或衬底的重掺杂区来制造。

US2003127686涉及具有对称的感应器件的集成电路，具有接地屏蔽。在一个实施例中，用于集成电路的对称感应器件包括衬底、主金属层和屏蔽。衬底具有工作表面。主金属层具有至少一对电流路径区。电流路径区对中的每一个按照大致规则多边形形成，该规则多边形关于与衬底的工作表面垂直的对称面大致是对称的。将屏蔽图案化成关于对称面大致对称的区段。屏蔽的至少一些区段的中间部分大致与对称面垂直地形成，因为中间部分与对称面交叉。

相反，本发明涉及RF-IC封装方法，该封装方法实际上消除了电感器和电路的不同部分的传输线之间的长程电磁串扰。

据信距离d远大于其各自直径的两个平面电感器之间的磁耦合因子c典型可表示为：

$c=\frac{K}{d^3}$

其中K是比例常数。对于根据WO2004/012213A1的“8”字形电感器，两个相同的眼睛(eyes)的距离是

d₁＝d+Δcosα，d₂＝d-Δcosα

其中2Δ表示眼睛之间的距离，并且α指其角取向，产生相等但相反的磁场，最终的耦合因子可计算为：

$c=\frac{K}{{d_2}^3}-\frac{K}{{d_1}^3}=K\frac{{6\mathrm{\Δd}}^2\cos \mathrm{\α}-{\mathrm{\Δ}}^3{\cos }^3\mathrm{\α}}{{(d^2-{\mathrm{\Δ}}^2{\cos }^2\mathrm{\α})}^3}=K\frac{6\mathrm{\Δ}\cos \mathrm{\α}}{d^4}$

现在，磁耦合因子随距离的四次方而不是随距离的三次方减小。并且，在牺牲电感器以90度的角α与穿过电感器眼睛的轴对准时，则将完全抵消，并且磁耦合因子将变为零。当根据WO2004/012213A1的两个8字形电感器结合成WO2005/096328A1中公开的苜蓿形电感器时，其剩余场可以再次为大致彼此抵消，结果，在大距离下，磁耦合因子有望随距离的五次方减小。

不幸的是，对于相同的面积和迹线密度，与标准的O形电感器相比，EM模拟显示出“8”字形电感器Q因子降低25％，而苜蓿形电感器Q因子降低50％。因而，与这些特殊形状的电感器相关的问题是其Q因子较低。

现今提出以使电路的不同电感器之间的不希望的磁耦合最小化的低磁场电感器的问题和缺点是其增加的复杂性、其减小的Q因子、以及电感器需要位于对于减小感应耦合最佳的彼此的最佳位置(sweet-spot)的事实。这在具有许多不同电感器的电路中将是困难的任务，要求复杂从而是有问题的设计过程，其中必须进行许多折中，并且通常EM模拟显示出感应耦合方面的总减少可能限于大约20dB。

本发明公开的RF-IC封装方法和由此获得的电路的目的在于提供解决上述问题之一或更多的一种替代方法和电路。本发明的方法和电路减小了IC电感器之间的磁耦合，而不需要借助于特殊的布局和特殊的配置，这些特殊的布局和特殊的配置通常具有较低的单位面积Q因子效率，要求专门的电感器和电感器模型，外加专门工具以确定其最优的相对对准。

发明内容

本发明提供了一种用于消除长程电磁串扰的半导体器件，包括具有多于一个的电感器的集成电路，还包括能够产生涡流的位于半导体器件的第一侧上的第一层，以及能够产生涡流的位于半导体器件的第二侧上的第二层，第一层和第二层位于所述多于一个的电感器的任一侧上，本发明还提供包括所述器件的IC、所述器件的用途以及制作所述器件的方法。

具体实施方式

因而，本发明在第一方面提供了一种用于消除长程电磁串扰的半导体器件，包括具有多于一个电感器的集成电路，其中所述多于一个的电感器形成在集成电路的外层中，并且其中所述多于一个的电感器基本上位于该器件的同一水平面中，还包括能够产生涡流的位于半导体器件的第一侧上的第一层，以及能够产生涡流的位于半导体器件的第二侧上的第二层，第一层和第二层位于所述多于一个的电感器的任一侧上。

该半导体器件可以是包括多至10个或更多个电感器以及多个IP块或构件块的复杂芯片或集成电路，如WLAN接收器芯片(例如参见图1)。典型地，这种器件按照常规的方式封装，其中IC和电感器连接到外界(例如参见图1中的键合)，并且还得到保护不受环境影响。正如从图1中的实例可以看到的那样，典型地，多于一个的电感器基本上位于器件的同一水平面中，例如半导体器件中的外层(典型地为后端)。这些外层可以包括所关注的IC中的电介质层、金属层、以及互连和/或通道，并且可以包括所关注的电感器中的电介质层和金属层。正如下文给出细节的那样，今天的电感器也可以由不同层中的线圈形成，在彼此的顶部上凸出，暗示需要通道或类似的结构连接电感器的线圈。

典型地，电感器占据器件的较大部分，正如例如从图1可看到的那样。电感器典型地用于产生RF或HF。此外，应当注意，目前很难或者实际上不可能在电路中集成电感器。

因此，典型地，电感器形成在半导体器件如芯片的外(金属)层中，并且优选地，电感器形成在芯片中不存在诸如逻辑或存储器的其它元件的区域中。

在诸如本发明中公开的IC封装中，在IC电感器下方或上方相距某一距离设置能够产生涡流的两层或两个板，如导电金属板，该距离及其他方面由半导体器件的厚度确定。优选地，位于半导体器件上的电感器全部由第一侧上的第一层和第二侧上的第二层完全覆盖(即覆盖)。典型地，该层至电感器的距离为电路中最大电感器的外直径的20％至100％，因而，优选地为10μm至200μm，更优选地为30μm至100μm，如50μm。

然而，尽管是更不优选地，该距离可以从大约1μm至大约500μm之间变化，如5μm至300μm，优选地为从10μm到200μm，更优选地为30μm至100μm，如50μm，取决于采用的工艺、采用的特定材料等及其他。应当注意，对于很小的距离，结果是牺牲了特定电感器的品质因子。优选地，两层位于距电感器大致相等的距离。相信后者的设置在消除电感器和电路的不同部分的传输线之间的长程电磁串扰方面提供了最好的结果。

优选地，第一层集成在集成电路中，即形成在IC的外层之一中。

优选地，第二层集成在集成电路中，例如形成在IC的底侧上。

这些配置提供了诸如易于加工的优点，因为不需要额外的掩模或加工步骤。

能够产生涡流的两层或两个板，优选地包括金属和/或其他导电材料。适当的材料例如是铜、铝、钨、硅或在半导体工艺中可应用的其他金属。

本发明的进一步的优点是第一层和/或第二层可以电接地。显然，所述层的接地提供了诸如对电场的更佳屏蔽的优点。

本发明的另一优点是第一层和/或第二层和集成电路可以电接地至相同的地。显然，所述层的接地提供了诸如对电场的更佳屏蔽的优点。

上述层可以形成为覆盖IC的整个区域的一层。

该层也可以覆盖IC的实质部分，如其50％、或75％、或90％。

该层也可以是有限的面积，仅覆盖电感器。此处，术语“覆盖”指该层在电感器上的投影，该投影垂直于电感器的一个或更多个轴，从而该层的投影覆盖电感器。应当注意，一层从顶侧投影，并且一层从底侧投影。该投影可以很大程度地覆盖电感器，例如其面积的90％或更多，尽管优选地，该投影完全覆盖电感器，更优选地，其投影延伸超过电感器的边界，还覆盖相邻的区域，如达到比电感器的面积大得多的区域，如该区域的两倍(参见图6)。并且，上述方面可以结合。例如，两个电感器可以由一个共同的层覆盖，如图7所示。

以上的层可以是连续的，或者可以通过例如电介质部分间断，只要可以产生涡流就行。每层可以是半导体器件的外层之一，或者可以分成外层中的几层。

典型地，可以设想以上的层的各种设计，该设计可以针对特定设计的要求进行调整。

相信这些金属板形成允许横向电波(TE)传播但不允许低于截止频率的横向磁波(TM)传播的微波波导，该截止频率由下式给出：

$f_c=\frac{{\mathrm{\ω}}_c}{2\mathrm{\π}}=\frac{c}{2h\sqrt{\text{\μ\ϵ}}}$

其中h表示两个金属板之间的垂直高度。正如可以看到的那样，该截止频率是恰好波长一半匹配两个金属板之间的频率。

微波波导理论表明这种瞬逝模的E场和B场随距离z指数衰减：

$\left.\begin{array}{c}E\left(Z\right)\\ B\left(Z\right)\end{array}\right\}=\left\{\begin{array}{c}\begin{array}{c}{E_{o}e}^{\sqrt[-\mathrm{\π}\frac{2}{h}]{1-\frac{{\mathrm{\ω}}^2}{{\mathrm{\ω}}_c^2}}}\\ B_{o}e\sqrt[-\mathrm{\π}\frac{2}{h}]{1-\frac{{\mathrm{\ω}}^2}{{\mathrm{\ω}}_c^2}}\end{array}\end{array}\right.$

可以按照该方式实现的磁场(B)的指数衰减，比采用已知的低磁场布局可以实现的增强幂定律滚降(enhanced power law roll-off)有效得多。

通过附图进一步说明本发明，不希望附图限制本发明的保护范围。对于本领域的技术人员将清楚的是在本发明的范围内，也可以想到各种实施方式的结合。

在另一方面，本发明涉及包括根据本发明的半导体器件的IC。这种IC的实例是无线应用，如GSM/移动电话、无线因特网、步话机、FM收音机、GSM基站的发射和接收模块。

在另一方面，本发明涉及根据本发明的半导体器件的用途，用于消除长程电磁串扰。

在又一方面，本发明涉及制造根据前述权利要求之一的半导体器件的方法，包括提供具有多于一个的电感器的集成电路，将能够产生涡流的第一层施加到半导体器件的第一侧上，并且将能够产生涡流的第二层施加到半导体器件的第二侧上，所述第一层和第二层位于电感器的任一侧。

优选地，通过上述方法提供以上描述的实施例之一。

这种方法包括其本身对于本领域的技术人员己知的处理步骤。

附图说明

图1是包含10个电感器的NXP WLAN收发器芯片的实例。

图2是根据本发明的RF-IC封装的实例。

图3是Sonnet EM模拟设置(Sonnet EM simulation set-up)的实例。

图4示出了磁耦合c对距离的关系。

图5示出了对于空腔高度h的不同值，400mm直径的八边形电感器在夹在两个金属板之间时的模拟电感和品质因子。

图6示出了完全覆盖电感器的两层。

图7示出了覆盖两个电感器的两层。

具体实施方式

进一步详细解释附图。

图1示出了根据本发明的实例，其中半导体器件是复杂芯片，如WLAN接收器芯片，包括多至10个的电感器以及大量的IP块。

图2示出了本发明中公开的RF封装。电路管芯(1)安装在金属载体(2)上并且覆盖有电介质(3)和金属盖(4)。此外，示出了硅衬底(5)、金属导线间的电介质(intermetal dielectric)(6)、线键合(7)和钝化(8)。电感器(9)设置在金属导线间的电介质的顶部上。优化金属载体和金属盖之间的间隔以最大化TM模的衰减，而不过多降低电感器的性能。为了实现对TM模的最佳抑制，将不得不减薄IC衬底至大约100μm。对于施加盖电介质和盖金属，有数个方法可用，可以针对最小的额外成本和便于后处理来进行选择。其中首先采用电介质和金属覆盖整个晶片，随后首先形成键合焊盘开口，随后切片和安装单独的管芯的方法，似乎对此是有吸引力的。

图2是根据本发明的RF-IC封装的实例。该电路管芯安装在金属载体上，并且覆盖有电介质和金属盖。优化金属载体和金属盖之间的间隔以最大化TM模的衰减，而不过多降低电感器的性能。

构建本发明对于本领域的技术人员应当是清楚的。此处，将给出用于选择顶部和底部金属层之间的适当间隔的准则，并且，将说明本发明的优点。

我们开始考虑电感器紧邻金属接地板的情形。如果接地板的导电率足够大，则在该接地板中等于接地板上方的电感器的高度的表观深度处感生出镜像电流。电感器及其镜像电流产生相等但相反方向的磁场，并且如前所述，所获得的耦合因子可以计算为：

$c=\frac{K}{{d_o}^3}-\frac{K}{{d_m}^3}=\frac{K}{d^3}-\frac{K}{{\sqrt{d^2+{4h}^2}}^{3/2}}\≈K\frac{{6h}^2}{d^5}$

可以看到，增加单个金属板产生镜像电感器，这增强了滚降，从随距离的三次方变为五次方。增加第二金属盖板不仅产生了第二镜像，而且增加了原始电感器的具有交变磁场的无限数量的更高阶的反射。对抵消磁场有贡献的更高阶反射的数量随着距原始电感器的距离而增加，结果，预期与前述部分给出的微波波导理论相符的净磁场强度的指数减小。

已经使用Sonnet EM模拟软件来更详细地量化在不同的情形下可以实现的耦合因子的减小。图3示出了用于评估感应耦合抑制的Sonnet EM模拟设置。该设置包含17个牺牲单环圆形电感器，放置在与待测试的中心400μm直径电感器相距直到1.8mm的不同距离处并且成5个不同的角度。使用下式计算电感器之间的(磁)耦合：

$c_x=\sqrt{\frac{\mathrm{imag}{\left(Z_{1x}\right)}^2}{\mathrm{imag}\left(Z_{11}\right)\mathrm{imag}\left(Z_{\mathrm{xx}}\right)}}$

其中Z表示通过Sonnet EM模型模拟的Z参数矩阵。

图4示出了磁耦合c与距离之间的关系。在左边示出了或者在接地板上方100μm的自由空间中、或者在200μm间隔的两个金属板之间的400μm直径的圆形电感器的结果。还示出对于自由空间中图8形状的电感器所获得的结果。

在右边示出了对于两个金属板的情形所获得的耦合随距离的模拟指数减小与微波波导理论符合良好。

发现牺牲电感器与自由空间中的常规的400μm的八边形电感器之间的磁耦合随距离的三次方减小，而对于特定的“8”字形电感器，在45度角下，发现耦合随距离的四次方减小。当常规的八边形电感器放置在金属接地板上方100μm时，发现耦合随距离的五次方减小，并且降低到“8”字形电感器以下超过大约1.2mm。在电感器上方100μm增加顶部金属盖进一步急剧减小耦合，并且导致从幂定律衰减向指数衰减的转变。实际上，对于模拟耦合因子所发现的指数衰减看起来与TM瞬逝波的微波波导理论所预测的特征衰减长度h/p符合良好，正如图4的右侧部分中的以“模型”标记的实线所表示的那样。结果，为了最大化TM波抑制，需要最小化空腔高度h。

在图5中说明了选择高度h的影响，该影响比电感器外直径对电感器性能的影响小得多。

图5示出了对于空腔高度h的不同值，夹在半导体器件中的两个金属板之间的400μm直径的八边形电感器的模拟电感和品质因子。

与电感器直径相等的空腔高度导致电感减小4％，而与电感器直径的一半相等的空腔高度导致电感减小14％，与电感器高度的四分之一相等的空腔高度导致电感减小27％。因此，对电感器Q因子的影响很小。当将这个结果与特定优化的“8”字形和苜蓿形电感器的性能分析比较时，可以看到从低频L/R比导出，与设置为100％的圆形相比，以相当小的品质因子的劣化实现了磁耦合的有效得多的减小。这在下表中示出。

表1

布局	圆形	h＝d	h＝d/2	8字形	h＝d/4	苜蓿形
							RelQ	100％	96％	86％	78％	73％	58％
C@1.8mm	-48dB	-76dB	-124dB	-58dB	-213dB	-62dB

进一步地，对于当前评估的没有图案化的接地屏蔽的电感器，由于有效衬底电阻降低，当空腔高度减小时峰值Q因子提高。当采用图案化的接地屏蔽以防止Q因子由于衬底电阻而劣化时，该有益效果将消失。应当注意，Sonnet EM模拟软件不能证实低于-90dB的推测耦合因子。这可能是由于软件的限制。微波波导理论预测耦合至TE波导模中的任何EM功率(EM power)将经历小得多的衰减，并且可导致器件之间的串扰中的较低限制。这些TE波导模可以由电场和/或电流的垂直分量所激发。在根据本发明的优选实施例中，因此希望所有的互连和传输线、电感器、变压器和其他无源结构尽可能制作成平面的，例如，在厚度小于5μm的水平面之内，优选地小于3μm，更优选地小于1μm，更优选地小于0.5μm，更优选地小于0.25μm，以便耦合至TE模中的EM功率最小化。幸运的是，对于其中所有的RF电流在一些顶部金属层中流动的当前平面IC技术，有可能几乎可以自动实现这一点。

为了检验TE模是否导致相关的串扰量，对于类似的400μm直径的两匝电感器重复串扰模拟，其中第二电感器匝位于第一电感器匝下方6μm。尽管这导致相对地高达两倍的电阻和高达三倍的电感，该结构的垂直高度太小，以致不能产生可以注意到的与图4所示行为的偏离。实际上，对于大约1mm距离h＝200μm的情形，发现单匝版本和两匝版本的感应耦合在0.1dB内相符。进一步发现，感应耦合的抑制并不关键地取决于载体和盖金属的导电率。实际上，发现对于载体和盖金属使用实际的10μm厚度的铝层而不是完美的导体大约1mm距离处进一步减小感应耦合达大约0.3dB。为了实现本发明所公开的封装性能，不需要载体和盖金属连接到电路的接地。然而，在希望采用附加的措施以抑制TE模的传播时，可以如此。这些措施可以包括增加金属通道以将载体和盖金属连接到电路，从而使不希望的横向电场短路。这些通道或者可以位于电路的键合焊盘附近，以防止源自键合线的EM场进入电路空腔，或者位于电路的不同部分之间，以防止进一步的串扰。对于后者的情形，选择适当的处理方法对于本领域的技术人员而言应当是清楚的。

本发明例如具有以下的应用和优点。本发明最小化感应串扰，同时最大化电感器的Q因子和最小化电感器所需的面积。这在这些器件的许多应用领域是重要的，这些应用领域的范围从用于多通信协议的低功率完全集成无线收发器芯片到输送几百瓦但集成仅几个RF放大器级的功率放大器模块。本发明公开了一种封装方法，实际上消除了而不是减小了长程电磁串扰。与用于抑制感应串扰的已知方法相比，该方法有效得多，因为该方法不需要仔细放置在最佳位置和特殊的电感器布局。

图6示出了完全覆盖电感器的两层，一层位于电感器上方，一层位于电感器下方。省去了其他元件和层。

图7示出了完全覆盖两个电感器的两层，一层位于电感器的上方，一层位于电感器的下方。省去了其他元件和层。

Claims (9)

1.一种用于消除长程电磁串扰的半导体器件，包括具有多于一个的电感器的集成电路，其中所述多于一个的电感器形成在集成电路的外层中，并且其中所述多于一个的电感器基本上位于该器件的同一水平面中，所述半导体器件还包括能够产生涡流的位于半导体器件的第一侧上的第一层，以及能够产生涡流的位于半导体器件的第二侧上的第二层，所述第一层和第二层位于所述多于一个的电感器的任一侧上。

2.根据权利要求1所述的半导体器件，其中所述第一层集成在集成电路中。

3.根据权利要求1或2所述的半导体器件，其中所述第二层集成在集成电路中。

4.根据权利要求1-3中任一项所述的半导体器件，其中所述第一层和所述第二层包括金属和/或其他导电材料。

5.根据权利要求1-4中任一项所述的半导体器件，其中所述第一层和/或第二层电接地。

6.根据权利要求1-5中任一项所述的半导体器件，其中所述第一层和/或第二层和集成电路电接地至相同的地。

7.包括根据权利要求1-6中任一项所述的半导体器件的集成电路。

8.根据权利要求1-6中任一项所述的半导体器件的应用，用于消除长程电磁串扰。

9.用于制造根据前述权利要求任一项所述的半导体器件的方法，包括：

提供具有多于一个的电感器的集成电路，

在半导体器件的第一侧上施加能够产生涡流的第一层，以及

在半导体器件的第二侧上施加能够产生涡流的第二层，所述第一层和第二层位于电感器的任一侧上。

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