CN101840375A - 半导体存储装置 - Google Patents

Abstract

本发明提供一种半导体存储装置，其具备第1存储区域、第2存储区域以及控制器。进行从逻辑地址向物理地址的第1转换，进行向通过所述第1转换而转换得到的所述物理地址所指定的所述第1存储区域内的区域的写入。进行从逻辑地址向物理地址、与所述第1转换不同的方式的第2转换，进行向通过所述第2转换而转换得到的物理地址所指定的所述第2存储区域内的区域的写入。所述控制器在检测出大于等于预定长度的顺序写入时，移至进行向所述第1存储区域的写入的第1写入模式。所述控制器在检测出前一次的写入结束时的逻辑地址与其下一次的写入开始时的逻辑地址之差不处于预定范围内时，移至进行向所述第2存储区域的追加写入的第2写入模式。

Description

半导体存储装置

本申请基于2009年3月11日提交的在先日本专利申请No.2009-058359并要求其优先权，在此以引用方式将其全部内容并入本文。

技术领域

本发明涉及半导体存储装置，例如涉及闪存设备。

背景技术

以往，作为个人计算机(下面，简称PC)的主存储(例如，DRAM)的虚拟存储区域的交换数据保存目的地，使用硬盘(HDD)，但近年来存在将USB闪存等闪存介质用作为该交换数据保存目的地来实现交换时的性能提高的动向。Microsoft(注册商标)在Windows(注册商标)Vista(注册商标)中搭载的“Readyboost(注册商标)”功能是其代表性的例子。

为了有效使用该使性能提高的技术“Readyboost”功能，对于USB闪存要求高速的随机写入性能。在Microsoft中，作为能够使用于Readyboost的USB闪存，确定了下述的性能基准。所谓随机写入，指的是随机的向逻辑地址的数据写入。

(1)能够使用基准(Basic Logo)：512KB单位的随机写入性能大于等于2MB/秒。

(2)推荐基准(Premium Logo)：512KB单位的随机写入性能大于等于3MB/秒。

另一方面，在USB闪存中使用的NAND闪存，在大容量化中其物理块大小会变大(大于等于1MB)。NAND闪存仅能够以物理块为单元进行擦除，并且仅能够进行以页(16KB等)为单位的块内的顺序写入(从页地址小的一方向大的一方的顺序写入)，所以在通常的数据写入方式下，针对随机写入会产生数据迁移(迁移(引越し)复制)。

在USB闪存中，物理块大小越大，与数据迁移相伴的对写入性能的开销的影响变得越大，所以有可能变得难以得到Readyboost所要求的随机写入性能。

另外，例如，在美国专利申请公开第2008/0172518 A1号说明书中，公开了用于安装“Readyboost”与“Readydrive(注册商标)”的WindowsPC加速器的闪存和控制器的系统。但是，未提供用于得到Readyboost所要求的随机写入性能的技术。

发明内容

第一方面的本发明的半导体存储装置，包含多个具有多个存储单元的块，以块为单位进行擦除，该半导体存储装置包括：第1存储区域，其具有多个块，被进行从逻辑地址向物理地址的第1转换，并且被进行向通过所述第1转换而转换得到的所述物理地址所指定的区域的写入；第2存储区域，其具有多个块，被进行从逻辑地址向物理地址、与所述第1转换不同的方式的第2转换，并且被进行向通过所述第2转换而转换得到的物理地址所指定的区域的写入；以及控制器，其控制向所述第1存储区域以及所述第2存储区域的写入。所述控制器在检测出大于等于预定长度的顺序写入时，移至进行向所述第1存储区域的写入的第1写入模式；在检测出前一次的写入结束时的逻辑地址与其下一次的写入开始时的逻辑地址之差不处于预定范围内时，移至进行向所述第2存储区域的追加写入的第2写入模式。

第二方面的本发明的半导体存储装置，包含多个具有多个存储单元的块，以块为单位进行擦除，该半导体存储装置包括：第1存储区域，其具有多个块，被进行从逻辑地址向物理地址的第1转换，并且被进行向通过所述第1转换而转换得到的所述物理地址所指定的区域的写入；第2存储区域，其具有多个块，被进行从逻辑地址向物理地址、与所述第1转换不同的方式的第2转换，并且被进行向通过所述第2转换而转换得到的物理地址所指定的区域的写入；以及控制器，其控制向所述第1存储区域以及所述第2存储区域的写入。所述控制器根据是否检测出向预定存储容量单位的随机地址的写入，移至进行向所述第1存储区域的写入的第1写入模式以及进行向所述第2存储区域的追加写入的第2写入模式中的某一种模式。

附图说明

图1是表示本发明的第1、第2实施方式的USB闪存的结构的框图。

图2、图3是表示第1、第2实施方式的USB闪存的写入工作的流程图。

图4是表示第1实施方式的USB闪存的写入工作的流程图。

图5是表示第1、第2实施方式的所述写入工作中的向追加缓冲区域的写入的图。

图6是表示第1、第2实施方式的所述写入工作中的向通常数据区域的写入的图。

图7是表示第1、第2实施方式的所述写入工作中的从追加缓冲区域向通常数据区域的数据移动的图。

图8是表示第2实施方式的USB闪存的写入工作的流程图。

具体实施方式

下面，参照附图对本发明的实施方式进行说明。在这里，作为半导体存储装置，以USB闪存为例。在说明时，在所有图中，对于共同的部分赋予共同的参照符号。

[第1实施方式]

首先，对本发明的第1实施方式的USB闪存进行说明。

图1是表示第1实施方式的USB闪存的结构的框图。USB闪存具有NAND闪存10和控制该NAND闪存的工作的控制器20。NAND闪存10包含多个具有多个存储单元的块(逻辑块)，以块为单位进行擦除。块大小(块的存储容量)为例如1MB或者1.5MB。

NAND闪存10的各块，根据用途分类为：存储逻辑物理转换表、控制器控制信息等的系统数据区域11，存储通常的数据的通常数据区域12，和用于高速地处理随机写入的追加缓冲区域13。另外，除此之外，还有数据迁移用、用于不良块的置换等的备用块区域14。逻辑物理转换表是为了将逻辑地址转换成物理地址而使用的表。系统数据区域11、通常数据区域12、追加缓冲区域13以及备用块区域14分别包含多个具有多个非易失性存储单元的块。

例如，在存储容量为4GB的USB闪存的情况下，将通常数据区域12准备为4GB，将追加缓冲区域13准备为128MB，将系统数据区域11准备为32MB左右。

控制器20包含MPU21、ROM22、RAM23、USB接口(USB I/F)24以及NAND接口(NAND I/F)25。USB接口24进行外部的主机设备、例如PC(下面，记作主机PC)与控制器20之间的接口处理。MPU21控制USB闪存的工作。如果详细描述，MPU21从主机PC接受写入命令、读取命令以及擦除命令，对NAND闪存10执行预定的处理，执行从追加缓冲区域13向通常数据区域12的数据移动处理。

ROM22存储MPU用的固件(控制程序)以及固定数据等。RAM23存储各种转换表、变量等，并且作为MPU21的工作区域而使用。NAND接口25进行控制器20与NAND闪存10之间的接口处理。

下面，说明第1实施方式的USB闪存的数据写入工作。图2～图4是表示第1实施方式的USB闪存的数据写入工作的流程图。

在开始写入工作时，首先，将RAM23所具有的“写入目的地标志”设定为追加缓冲区域13，即将写入时的工作设定为“追加缓冲写入模式”(步骤S1)。接下来，MPU21通过分组通信接收写入数据(步骤S2)。接下来，MPU21判定设定到RAM23中的“写入目的地标志”是否被设定为了追加缓冲区域13(步骤S3)。

即，在控制器20内的RAM23中具有“写入目的地标志”，MPU21通过判定“写入目的地标志”的状态，来识别进行“追加缓冲写入模式”或者“通常写入模式”中的哪种模式。“追加缓冲写入模式”是将从主机PC接收的写入数据写入到追加缓冲区域13中的模式，“通常写入模式”是将写入数据写入到通常数据区域12中的模式。在电源接通后的初始状态下，“写入目的地标志”为“追加缓冲写入模式”。

接下来，在“写入目的地标志”被设定为了追加缓冲区域13中时，前进至(1)，进行步骤S4及其以后的“追加缓冲写入模式”的处理。

在步骤S4，将写入数据的写入逻辑地址以及写入数据大小存储到RAM23中。接下来，判定在追加缓冲区域13中是否具有空区域(步骤S5)。当在追加缓冲区域13中具有空区域时，将接收到的写入数据追加写入到追加缓冲区域13中(步骤S6)。进而，将写入数据的写入逻辑地址以及写入数据大小存储到系统数据区域11中(步骤S7)。

即，在图2的步骤S3，在处于“追加缓冲写入模式”时(至(1))，并且在追加缓冲区域13中具有用于数据写入的空区域时(在图3的步骤S5中为是时)，MPU21将从主机PC接收到的写入数据追加写入到追加缓冲区域13中(步骤S4～S6)。进而，将写入数据的写入逻辑地址以及写入数据大小(数据长度)存储到系统数据区域11中(步骤S7)。

在这里，所谓“追加写入”，如图5所示，指的是将接收到的写入数据原样写入到追加缓冲区域13中、将其写入逻辑地址以及写入数据大小作为存储表存储到系统数据区域11中的处理。在追加写入中，如图6所示，不产生通常的写入那样的迁移处理，所以能够高速地处理随机写入。

另外，利用追加写入，在至此为止保存于通常数据区域12中的数据、至此为止追加写入的数据之间会产生逻辑地址的重复。因此，需要将追加写入的写入逻辑地址以及写入数据大小写入到系统数据区域11中。另外，追加缓冲区域13在重复进行追加写入中最终会溢出，所以如图7所示，需要在预定的定时使存储到追加缓冲区域13中的数据移动到通常数据区域12中从而确保追加缓冲区域13的空区域的处理。预定的定时，如在后述的步骤S14记载的，可以是刚刚进行了向通常数据区域12的写入之后，或者也可以与向通常数据区域12的写入并行。进而，也可以是初始化处理时，或者也可以在没有从外部对控制器的访问的期间中。

接下来，MPU21判定包含至此为止的数据分组通信在内，是否发生了对大于等于1MB的连续的逻辑地址的写入(步骤S8)。在没有发生对大于等于1MB的连续的逻辑地址的写入时，前进至(2)，返回到步骤S2，进行步骤S2及其以后的处理。

另一方面，在发生了对大于等于1MB的连续的逻辑地址的写入时，将“写入目的地标志”设定为通常数据区域12，即将写入时的工作设定为“通常写入模式”(步骤S9)。然后，前进至(2)，返回到步骤S2，进行步骤S2及其以后的处理。

即，在处于“追加缓冲写入模式”时，MPU21在检测出大于等于一定长度(在图3的例子中为1MB)的顺序写入时，MPU21之后将“写入目的地标志”设定为“通常写入模式”(步骤S8、S9)。

接下来，在步骤S3中的“写入目的地标志”是否被设定为了追加缓冲区域13的判定中，在“写入目的地标志”没有被设定为追加缓冲区域13时，即“写入目的地标志”被设定为了通常数据区域12时，前进至(3)，转到步骤S10，进行步骤S10及其以后的“通常写入模式”的处理。

在步骤S10，将写入数据的写入逻辑地址以及写入数据大小存储到RAM23中。接下来，判定当前的写入是否为从“写入结束时的逻辑地址+256KB”以内的逻辑地址开始的写入(步骤S11)。在当前的写入是从“写入结束时的逻辑地址+256KB”以内的逻辑地址开始的写入时，转到步骤S13。在步骤S13，将从主机PC接收到的数据写入到通常数据区域12中(此时，根据状况伴随有数据的“迁移复制”)。

即，在处于“通常写入模式”时，从主机PC接收到的写入数据被直接写入至通常数据区域12。虽然依写入逻辑地址会发生伴随着“迁移复制”的开销，但如果在之后的写入中继续进行顺序写入，或者即使不是完全的顺序写入、但地址的不连续性较小(步骤S11)，则迁移数据量较少，所以与“迁移复制”相伴的开销也较小，从而数据的写入速度不会下降。

接下来，如果具有存储在追加缓冲区域13中的数据，则将其一部分的数据写入到通常数据区域12中(步骤S14)。在处于“通常写入模式”时，与向通常数据区域12的数据写入一起，如图7所示，进行使追加缓冲区域13的数据移动到通常数据区域12中、由此增加追加缓冲区域13的空区域的处理。如果一次使大量的数据移动，则此时的处理时间变长，从而从主机PC来看的忙时间变得过长。因此，该数据移动在每1次的数据写入处理中各进行一部分的数据。

接下来，更新通常数据区域12的从逻辑块地址向物理块地址的转换表(步骤S15)。然后，前进至(2)，转到步骤S2，进行步骤S2及其以后的处理。

另一方面，在步骤S11，在当前的写入不是从“写入结束时的逻辑地址+256KB”以内的逻辑地址开始的写入时，将“写入目的地标志”设定为追加缓冲区域13(步骤S12)。然后，前进至(1)，返回到步骤S4，进行步骤S4及其以后的“追加缓冲写入模式”的处理。

即，在处于“通常写入模式”时，当接收到从不在“前一次的写入结束时的逻辑地址+256KB”以内的逻辑地址开始的数据写入时，之后，假设随机写入还在继续进行从而移至“追加缓冲写入模式”(步骤S11、S12)。

另外，在步骤S5，在处于“追加缓冲写入模式”时，当在追加缓冲区域13中没有空区域时，前进至(4)，转到步骤S13。即，当在追加缓冲区域13中没有空区域时，与写入目的地模式无关地，进行向通常数据区域12的直接写入(步骤S5→S13)。以上是第1实施方式中的写入工作的详细描述。

如上面所说明的，在第1实施方式中的“通常写入模式”与“追加缓冲写入模式”中，如上所述管理方法不同。在“通常写入模式”中，进行从逻辑地址向物理地址的第1转换，进行向通过第1转换而转换得到的物理地址所指定的区域的写入。在“追加缓冲写入模式”中，进行从逻辑地址向物理地址、与第1转换不同的方式的第2转换，进行向通过第2转换而转换得到的物理地址所指定的区域的写入。

通过上述的处理，在追加缓冲区域13中具有空区域的期间内，能够高速地处理随机写入。虽然在仅随机写入持续进行时，追加缓冲区域13在由数据填充满之后随机写入性能会下降，但即使当在Windows Vista中使用Readyboost功能的情况下，也并不会始终持续进行写入数据是512KB的随机写入，在其间也会包含大于等于一定长度的顺序写入。因此，在进行顺序写入的期间内，能够进行追加缓冲区域13的清除。即，在进行顺序写入的期间内，能够进行从追加缓冲区域13向通常数据区域12的数据移动，从而增加追加缓冲区域13的空容量。由此，能够维持一定的随机写入性能。

[第2实施方式]

接下来，对本发明的第2实施方式的USB闪存进行说明。第2实施方式与第1实施方式写入工作(算法)不同。硬件结构与图1所示的第1实施方式相同。

图2、图3、图8是表示第2实施方式的USB闪存的数据写入工作的流程图。在该实施方式中，在步骤S16，作为步骤S12的向“追加缓冲写入模式”的转移条件，增加“512KB单位的写入开始之后”这样的条件。其他与上述的第1实施方式相同。

如果详细描述，则在步骤S3，在“写入目的地标志”没有被设定为追加缓冲区域13时，转到步骤S10。在步骤S10，将写入数据的写入逻辑地址以及写入数据大小存储到RAM23中(步骤S10)。接下来，MPU21判定是否处于进行了对512KB单位的连续地址的写入之后，并且是否是从不在前一次的写入数据的“写入结束时的逻辑地址+256KB”以内的逻辑地址开始的写入(步骤S16)。

在满足步骤S16的条件时，在处于进行了对512KB单位的连续地址的写入之后，并且是从不在前一次的写入数据的“写入结束时的逻辑地址+256KB”以内的逻辑地址开始的写入时，将“写入目的地标志”设定为追加缓冲区域13(步骤S12)。然后，前进至(1)，转至步骤S4，进行步骤S4及其以后的处理。

另一方面，在不满足步骤S16的条件时，将从主机PC接收的写入数据写入到通常数据区域12中(根据状况伴随有数据的“迁移复制”)(步骤S13)。之后，前进至步骤S14，进行步骤S14及其以后的处理。

在该第2实施方式中，由于对追加缓冲区域13的写入被限定于Readyboost所要求的512KB单位的写入时，所以与第1实施方式相比，能够在Readyboost用中更有效地利用追加缓冲区域13(相反，对于512KB单位以外的随机写入的效果变低)。

另外，为了更有效地实施追加缓冲区域13的清除处理(进行从追加缓冲区域13向通常数据区域12的数据移动，从而增加追加缓冲区域13的空容量)，防止随机写入性能的下降，下面的处理也是有效的。

在USB闪存的电源接通时的初始化处理中，将存储在追加缓冲区域13中的数据的全部或者一部分移动到通常数据区域12。另外，在没有从主机PC对USB闪存的访问的空闲期间中，将存储于追加缓冲区域13中的数据移动到通常数据区域12。

另外，在上述实施方式中，说明了在通常数据区域中以物理块为单位从逻辑地址到物理地址进行地址转换的例子，但也能够应用于以物理块的1/2、或者1/3等的单位、以物理块的2倍的单位等进行逻辑/物理地址转换的情况。

根据本发明的实施方式，能够提供一种能够得到使性能提高的技术“Readyboost”所要求的随机写入性能的半导体存储装置。

另外，上述的各实施方式不仅能够分别单独地实施，而且也能够适宜组合而实施。进而，在上述的各实施方式中包含各种阶段的发明，通过在各实施方式中公开的多个结构要素的适宜的组合，也能够抽出各种阶段的发明。

对于本领域技术人员来说，能够容易想到其他的优点和变形。因此，本发明在其更宽泛的方面并不限于本文中所示出和描述的具体的细节以及代表性的实施例。因此，在不背离由所附权利要求及其等价物所限定的总体发明构思的主旨或范围的情况下，能够实现各种变体。

Claims (16)

1.一种半导体存储装置，其包含多个具有多个存储单元的块，以块为单位进行擦除，该半导体存储装置包括：

第1存储区域，其具有多个块，被进行从逻辑地址向物理地址的第1转换，并且被进行向通过所述第1转换而转换得到的所述物理地址所指定的区域的写入；

第2存储区域，其具有多个块，被进行从逻辑地址向物理地址、与所述第1转换不同的方式的第2转换，并且被进行向通过所述第2转换而转换得到的物理地址所指定的区域的写入；以及

控制器，其控制向所述第1存储区域以及所述第2存储区域的写入；

其中，所述控制器在检测出大于等于预定长度的顺序写入时，移至进行向所述第1存储区域的写入的第1写入模式；

在检测出前一次的写入结束时的逻辑地址与其下一次的写入开始时的逻辑地址之差不处于预定范围内时，移至进行向所述第2存储区域的追加写入的第2写入模式。

2.如权利要求1所述的半导体存储装置，还包括：

第3存储区域，其存储用于进行从所述逻辑地址向所述物理地址的所述第2转换的逻辑物理转换表。

3.如权利要求2所述的半导体存储装置，其中：

所述控制器，在处于所述第2写入模式时，将写入数据写入至所述第2存储区域，

将所述写入数据的逻辑地址与数据大小写入至所述第3存储区域。

4.如权利要求1所述的半导体存储装置，其中：

所述控制器具有存储标志的存储电路，通过判定所述标志的状态，确定移至所述第1写入模式以及所述第2写入模式中的哪一种模式。

5.如权利要求1所述的半导体存储装置，其中：

所述控制器具有存储电路；

在处于所述第2写入模式时，在将写入数据写入至所述第2存储区域之前，将所述写入数据的逻辑地址与数据大小存储至所述存储电路；

判定在所述第2存储区域中是否具有空区域；

在具有所述空区域时，将所述写入数据写入至所述第2存储区域，在不具有所述空区域时，将所述写入数据写入至所述第1存储区域。

6.如权利要求1所述的半导体存储装置，其中：

所述控制器与所述第1写入模式的写入并行地进行从所述第2存储区域向所述第1存储区域的数据移动。

7.如权利要求1所述的半导体存储装置，其中：

所述控制器在初始化处理时，进行从所述第2存储区域向所述第1存储区域的数据移动。

8.如权利要求1所述的半导体存储装置，其中：

在没有从外部对所述控制器的访问的期间中，进行从所述第2存储区域向所述第1存储区域的数据移动。

9.一种半导体存储装置，其包含多个具有多个存储单元的块，以块为单位进行擦除，该半导体存储装置包括：

第1存储区域，其具有多个块，被进行从逻辑地址向物理地址的第1转换，并且被进行向通过所述第1转换而转换得到的所述物理地址所指定的区域的写入；

第2存储区域，其具有多个块，被进行从逻辑地址向物理地址、与所述第1转换不同的方式的第2转换，并且被进行向通过所述第2转换而转换得到的物理地址所指定的区域的写入；以及

控制器，其控制向所述第1存储区域以及所述第2存储区域的写入；

其中，所述控制器根据是否检测出向预定存储容量单位的随机地址的写入，移至进行向所述第1存储区域的写入的第1写入模式以及进行向所述第2存储区域的追加写入的第2写入模式中的某一种模式。

10.如权利要求9所述的半导体存储装置，还包括：

第3存储区域，其存储用于进行从所述逻辑地址向所述物理地址的所述第2转换的逻辑物理转换表。

11.如权利要求10所述的半导体存储装置，其中：

所述控制器，在处于所述第2写入模式时，将写入数据写入至所述第2存储区域，

将所述写入数据的逻辑地址与数据大小写入至所述第3存储区域。

12.如权利要求9所述的半导体存储装置，其中：

所述控制器具有存储标志的存储电路，通过判定所述标志的状态，确定移至所述第1写入模式以及所述第2写入模式中的哪一种模式。

13.如权利要求9所述的半导体存储装置，其中：

所述控制器具有存储电路；

在处于所述第2写入模式时，在将写入数据写入至所述第2存储区域之前，将所述写入数据的逻辑地址与数据大小存储至所述存储电路；

判定在所述第2存储区域中是否具有空区域；

在具有所述空区域时，将所述写入数据写入至所述第2存储区域，在不具有所述空区域时，将所述写入数据写入至所述第1存储区域。

14.如权利要求9所述的半导体存储装置，其中：

所述控制器与所述第1写入模式的写入并行地进行从所述第2存储区域向所述第1存储区域的数据移动。

15.如权利要求9所述的半导体存储装置，其中：

所述控制器在初始化处理时，进行从所述第2存储区域向所述第1存储区域的数据移动。

16.如权利要求9所述的半导体存储装置，其中：

在没有从外部对所述控制器的访问的期间中，进行从所述第2存储区域向所述第1存储区域的数据移动。

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