CN101833535A - 一种用于可重构星载计算机的具有抗辐射功能的有限状态机 - Google Patents

Abstract

一种用于可重构星载计算机的具有抗辐射功能的有限状态机，它涉及航天航空技术领域，它解决了传统的可重构星载计算机对空间辐射缺乏抵抗能力，而使可重构星载计算机整体功能失效的问题。本发明的有限状态机包括FPGA、计数器电路和定时器电路，FPGA由选择器、寄存器、汉明码校验电路、开关电路和片内双端口RAM组成，定时器电路分别与计数器电路、选择器和开关电路连接，所述计数器电路还与选择器连接，所述选择器还与汉明码校验电路、片内双端口RAM和寄存器连接，所述寄存器还与片内双端口RAM连接，所述片内双端口RAM还与汉明码校验电路连接，所述汉明码校验电路还与开关电路连接。本发明适用于可重构星载计算机。

Description

一种用于可重构星载计算机的具有抗辐射功能的有限状态机

技术领域

本发明涉及航天航空技术领域，具体涉及一种用于可重构星载计算机的具有抗辐射功能的有限状态机。

背景技术

现代小卫星的集成度越来越高，这要求其星载计算机能够在并行多任务的环境下，具有强大的计算和数据处理能力。普通星载计算机完全依赖处理器进行计算，因而效率低下无法满足小卫星技术发展的需求，另外，普通的星载计算机在片级或系统级利用相同的处理器冷热备份的方法来完成系统的冗余性，会成倍增加电子系统的体积、重量、成本与功耗，同时增加了系统的复杂度难以保证整机设计的可靠性。而可重构星载计算机利用处理器和专用电路共同进行计算，具有很强的计算能力，然而由于传统的可重构星载计算机中的有限状态机是一种半定制的硬件可编程器件FPGA,在空间辐射的影响下有限状态机电路结构会发生改变,从而使得可重构星载计算机整体的功能失效。

发明内容

为了解决传统的可重构星载计算机对空间辐射缺乏抵抗能力，而使可重构星载计算机整体功能失效的问题，本发明提供了一种用于可重构星载计算机的具有抗辐射功能的有限状态机。

本发明的一种用于可重构星载计算机的具有抗辐射功能的有限状态机，它包括FPGA电路、计数器电路和定时器电路，所述FPGA电路中的FPGA芯片中包括选择器、寄存器、汉明码校验电路、开关电路和片内双端口RAM，所述片内双端口RAM具有一个只读端口和一个只写端口；所述定时器电路，用于周期性产生定时触发信号，并将所述触发信号同时发送给计数器电路、选择器和开关电路；所述计数器电路，用于在接收到的触发信号的触发下，产生从0开始由小到大的遍历计数信号，并将所述遍历计数信号输出给选择器；所述选择器，用于在接收到的触发信号的控制下，选择输入的遍历计数信号或者有限状态机输入信息和汉明码校验电路输出的状态信息的叠加信号作为地址索引信息同时输出给片内双端口RAM的只读端口的地址总线和寄存器；所述寄存器，用于将接收到的地址索引信息缓存后，在下一个时钟周期输出给片内双端口RAM的只写端口的地址总线；所述片内双端口RAM，用于存储汉明码编码数据，还用于根据只读端口的地址总线输入的地址索引信息输出相应的汉明码编码数据给汉明码校验电路；所述汉明码校验电路，用于对输入的汉明码编码数据进行检错并修正，并将修正后的数据输出给片内双端口RAM的只读端口的数据总线，同时还将修正后的数据中的状态信息输出给选择器，将修正后的数据中的输出信息作为输出数据输出给开关电路；所述开关电路，用于在接收到的触发信号的控制下，断开或闭合。

本发明的有益效果：本发明采用了固定电路取代可编程逻辑电路、加入基于汉明码的自我纠检错机制、加入自我修复机制和加入周期检验机制避免错误积累，共计4种容错手段，从而充分利用了FPGA的内部资源，将传统可重构星载计算机电路由可编程逻辑组成而对空间辐射敏感的电路转化为由FPGA内部固定和受汉明码编码保护的电路实现；本发明的有限状态机电路具有与复杂度无关的固定结构，只需修改片内双端口RAM中存储的值就可以修改有限状态的功能，非常适合灵活性较高的可重构星载计算机；采用本发明结构的可重构星载计算机电路具有很高的长期可靠性，弥补了半定制的FPGA器件抗辐射能力低的不足，可以满足可重构星载计算机长期在轨的任务需求。

附图说明

图1是本发明的一种用于可重构星载计算机的具有抗辐射功能的有限状态机的系统结构示意图。

具体实施方式

具体实施方式一：根据图1具体说明本实施方式，本实施方式所述的一种用于可重构星载计算机的具有抗辐射功能的有限状态机，它包括FPGA电路1、计数器电路2和定时器电路3，所述FPGA电路1中的FPGA芯片中包括选择器1-1、寄存器1-2、汉明码校验电路1-3、开关电路1-4和片内双端口RAM1-5，所述片内双端口RAM1-5具有一个只读端口和一个只写端口；

所述定时器电路3，用于周期性产生定时触发信号，并将所述触发信号同时发送给计数器电路2、选择器1-1和开关电路1-4；

所述计数器电路2，用于在接收到的触发信号的触发下，产生从0开始由小到大的遍历计数信号，并将所述遍历计数信号输出给选择器1-1；

所述选择器1-1，用于在接收到的触发信号的控制下，选择输入的遍历计数信号或者有限状态机输入信息和汉明码校验电路1-3输出的状态信息的叠加信号作为地址索引信息同时输出给片内双端口RAM1-5的只读端口的地址总线和寄存器1-2；

所述寄存器1-2，用于将接收到的地址索引信息缓存后，在下一个时钟周期输出给片内双端口RAM1-5的只写端口的地址总线；

所述片内双端口RAM1-5，用于存储汉明码编码数据，还用于根据只读端口的地址总线输入的地址索引信息输出相应的汉明码编码数据给汉明码校验电路1-3；

所述汉明码校验电路1-3，用于对输入的汉明码编码数据进行检错并修正，并将修正后的数据输出给片内双端口RAM1-5的只读端口的数据总线，同时还将修正后的数据中的状态信息输出给选择器1-1，将修正后的数据中的输出信息作为输出数据输出给开关电路1-4；

所述开关电路1-4，用于在接收到的触发信号的控制下，断开或闭合，选择是否将汉明码校验电路1-3传来的输出信息作为结果信号输出。

具体实施方式二：本实施方式是对具体实施方式一的进一步说明，具体实施方式一中所述有限状态机输入信息和汉明码校验电路1-3输出的状态信息的叠加信号是指：将来自汉明码校验电路1-3的状态信息作为高位、有限状态机的输入信息作为低位进行叠加获得的信号。

具体实施方式三：本实施方式是对具体实施方式一或二的进一步说明，具体实施方式一或二中片内双端口RAM1-5存储的汉明码编码数据是通过对有限状态机的状态信息和所述状态信息相应的输出信息进行汉明码编码获得。

本实施方式中，所述的汉明码是一种广泛应用的冗余编码，该编码在增加了数据位宽的同时能够纠正1bit的错误和检查出2bit的错误。因此对于输入位宽为ibit，输出位宽为jbit的有限状态而言，电路占用n个位宽为mbit的FPGA片内双端口RAM资源，其中n=2^(i+s)而m=j+s+r，而s是有限状态机状态编码的位宽，r是对有限状态机输出信号和状态编码进行汉明码编码所需增加的位宽。对于具体的有限状态机而言状态编码位宽s和输出位宽j是固定的，所以其对应的汉明码校验码位宽r也是固定的，且三者服从2r≥j+s+r+1的关系。

本实施方式中，FPGA电路1中采用SRAM型FPGA芯片。

本实施方式中，有限状态机的输入信息和复位信号既可以来自FPGA电路1片内，又可以来自应用本发明时可重构星载计算机中其他的电路单元，而有限状态机的输出信息既可以输出至FPGA电路1片内的其它功能模块，又可以输出至应用本发明时可重构星载计算机中其他的电路单元。

本实施方式中，计数器电路2所产生的遍历计数信号将用于对基于SRAM的FPGA电路1的片内双端口RAM1-5中存储的信息进行遍历。

本实施方式中，当定时器电路3产生的信号增加到最大后将自动停止，直到再次被定时器电路3周期性产生的定时触发信号触发。

本实施方式中，定时器电路3周期产生触发信号，控制有限状态机的工作状态。在有限状态机处于正常工作状态下，控制选择器1-1选择有限状态机输入信息和汉明码校验电路1-3输出的状态信息的叠加信号作为地址索引信息，该地址索引信息使电路能够正确跃迁至下一个状态，同时控制开关电路1-4处于闭合状态保持输出信息作为有限状态机的结果信号输出；此时，有限状态机根据输入的信息，通过汉明码校验电路1-3将相应数据进行校验修正后输出，同时，在下一个工作周期，将修正后的数据写回原存储单元，进而达到在工作过程中随时修正数据，实现自我纠检错和自我修复的功能。

当本实施方式所述的有限状态机中的片内双端口RAM1-5的存储单元发生单点辐射损伤后，通过汉明码校验电路1-3进行解码，可以发现并纠正错误。地址索引信息经过寄存器1-2的缓存后，在下一时钟周期传递给FPGA电路1的片内双端口RAM1-5的只写端口的地址总线，而经汉明码校验电路1-3校验后的汉明码编码数据也在下一时钟周期传递给FPGA电路1的片内双端口RAM1-5的只写端口的数据总线。从而使得当汉明码校验电路1-3在当前数据中检测出错误后，可以在下一时钟周期将校正后的汉明码编码数据重新写入片内双端口RAM1-5中对错误进行覆盖。寄存器1-2和汉明码校验电路1-3中的数据在每个时钟周期进行更新，不存在错误积累的问题。

在有限状态机处于自检状态下，控制选择器1-1选择输入的遍历计数信号作为地址索引信息，同时控制开关电路1-4断开，此时，将遍历片内双端口RAM1-5中的每一个存储单元，并对每个存储单元中的数据通过汉明码校验电路1-3进行校验和修正，然后将修正后的数据写回相应存储单元，进而实现周期检验。自检状态的具体工作过程为：

通过定时器电路3产生周期性的定时触发信号，当触发有限状态机进入校验模式进行自检时，即在定时触发信号的控制下，计数器电路2产生从“0”开始由小到大的遍历计数信号，FPGA电路1中的选择器1-1选择遍历计数信号作为地址索引信息传递至片内双端口RAM1-5的只读端口的地址总线，并且开关电路1-4处于断开状态，使有限状态机无结果信号输出。在校验模式中，有限状态机电路基于遍历计数信号对片内双端口RAM1-5中的存储单元遍历，与此同时对片内双端口RAM1-5中的存储的汉明码编码数据进行自动校验和纠正。当片内双端口RAM1-5中的存储单元遍历校验结束后，有限状态机切回正常工作模式。在遍历校验时有限状态机电路没有结果信号输出，但是当系统工作在100Ｍ时钟频率下时，对于1K的片内双端口RAM1-5的遍历校验只需要10μs。卫星的控制周期一般为数百毫秒，所有限状态机电路遍历校验造成的短时间功能中断对系统宏观功能的影响基本可以忽略。

当系统复位时，复位信号将被触发，根据片内双端口RAM1-5的特性，当复位信号触发后，片内双端口RAM1-5将自动对准基地址(“0”地址)，因此将片内双端口RAM1-5中的基地址中存储的状态定义为有限状态机的初始状态可以实现电路的正确复位。 

Claims (3)

1.一种用于可重构星载计算机的具有抗辐射功能的有限状态机，其特征在于它包括FPGA电路(1)、计数器电路(2)和定时器电路(3)，所述FPGA电路(1)中的FPGA芯片中包括选择器(1-1)、寄存器(1-2)、汉明码校验电路(1-3)、开关电路(1-4)和片内双端口RAM(1-5)，所述片内双端口RAM(1-5)具有一个只读端口和一个只写端口；

所述定时器电路(3)，用于周期性产生定时触发信号，并将所述触发信号同时发送给计数器电路(2)、选择器(1-1)和开关电路(1-4)；

所述计数器电路(2)，用于在接收到的触发信号的触发下，产生从0开始由小到大的遍历计数信号，并将所述遍历计数信号输出给选择器(1-1)；

所述选择器(1-1)，用于在接收到的触发信号的控制下，选择输入的遍历计数信号或者有限状态机输入信息和汉明码校验电路(1-3)输出的状态信息的叠加信号作为地址索引信息同时输出给片内双端口RAM(1-5)的只读端口的地址总线和寄存器(1-2)；

所述寄存器(1-2)，用于将接收到的地址索引信息缓存后，在下一个时钟周期输出给片内双端口RAM(1-5)的只写端口的地址总线；

所述片内双端口RAM(1-5)，用于存储汉明码编码数据，还用于根据只读端口的地址总线输入的地址索引信息输出相应的汉明码编码数据给汉明码校验电路(1-3)；

所述汉明码校验电路(1-3)，用于对输入的汉明码编码数据进行检错并修正，并将修正后的数据输出给片内双端口RAM(1-5)的只读端口的数据总线，同时还将修正后的数据中的状态信息输出给选择器(1-1)，将修正后的数据中的输出信息作为输出数据输出给开关电路(1-4)；

所述开关电路(1-4)，用于在接收到的触发信号的控制下，断开或闭合。

2.根据权利要求1所述的一种用于可重构星载计算机的具有抗辐射功能的有限状态机，其特征在于，所述有限状态机输入信息和汉明码校验电路(1-3)输出的状态信息的叠加信号是指：将来自汉明码校验电路(1-3)的状态信息作为高位、有限状态机的输入信息作为低位进行叠加获得的信号。

3.根据权利要求1所述的一种用于可重构星载计算机的具有抗辐射功能的有限状态机，其特征在于片内双端口RAM(1-5)存储的汉明码编码数据是通过对有限状态机的状态信息和所述状态信息相应的输出信息进行汉明码编码获得。