CN101788932A - 一种用于提高可靠性的软硬件协同容错系统 - Google Patents

Abstract

一种用于提高可靠性的软硬件协同容错系统属于嵌入式高可靠性系统领域，其特征在于，含有：存储器、处理器、内部互连网络、硬件加速模块和该硬件加速模块的控制和测试模块，所述处理器通过内部互连网络控制硬件加速模块的控制和测试模块，对于存储在处理器中的软件模块对应的待测硬件加速模块进行测试向量测试，并在测试有效后再通过所述控制模块进行对应的硬件加速模块的数据处理。若对应的待测硬件加速模块存在问题，处理器再次通过内部互连网络与存储器相连，通过预存储的软件指令来完成软件模块的操作。本发明可降低容错系统对硬件资源的开销，同时也实现了软件控制下的硬件BIST内建自测试，实现了测试与容错机制的融合。

Description

一种用于提高可靠性的软硬件协同容错系统

技术领域

本发明涉及一种利用软件方法对硬件进行纠错同时具有BIST(Built-In Self Test，内建自测试)测试功能的系统模型，适用于嵌入式的高可靠性系统的设计。

背景技术

目前，随着数字系统规模的增大和对系统灵活性的要求，软硬件协同设计成为一种很重要的设计方法。在高可靠性数字系统设计领域，基于多个硬件冗余模块的设计最为常用，但这种方法对系统的硬件资源的开销很大，从而引入很大的面积和功耗的开销。

发明内容

为了降低容错系统对硬件资源的开销，本发明提供了一种软硬件协同的容错方式，从而大大降低系统的硬件资源开销，同时具有简单的BIST测试功能，从而在容错的同时实现了芯片产品化后的内建自测试。

本发明的特征在于：所述软硬件协同容错系统由数字集成电路组成，包括存储器、处理器、内部互连网络、硬件加速模块以及所述硬件加速模块的控制和测试模块，其中：

存储器存储所要处理的软件指令及数据设有：第二地址输入端口Addr2、第二控制信号输入端口Cntrl2以及第二数据信号输入、输出端口Data2。

控制器从所述存储器中获取所需要处理的软件指令或数据，并发出相应的控制信号，设有：第一地址输出端口Addr1、第一控制信号输出端口Cntrl1以及第一数据输入、输出端口Data1。

内部互连网络设有：与所述第一地址输出端口Addr1相连的对应输入端口，与所述第一控制信号输出端口Cntrl1相连的对应输入端口，与所述第一数据输入、输出端口互连的对应输入、输出端口，与所述第二控制信号输入端口Cntrl2相连的对应输出端口，与所述第二数据输入、输出端口互连的对应输出、输入端口，还设有：第三地址输出端口Addr3，第三控制信号输出输入端口Cntrl3，第三数据输入、输出端口Data3，第一满信号输入端口Full1，写信号输出端口Write，第十数据输出端口Data10，所述内部互连网络通过内设的端口动态互连模块以使根据所述处理而发生的控制信号动态实现所述各输入端口与输出端口间的动态互连。

硬件加速模块的控制和测试模块包括：连接有处理结果存储器的硬件控制单元和内建自测是单元BIST Core，其中：

硬件控制单元设有：与所述第三地址输出端口Addr3相连的地址输入端口，与所述第三控制信号输出端Cntrl3相连的对应输入端口，与所述第三数据输入、输出端口互连的对应输出、输入端口，以使通过所述内部互连网络从所述处理器输入控制命令，还设有：所述内建自测试模块BIST_Enable的使能信号输出端，内建自测试结果Result输入端，第四有效信号输入端Done4，以便启动所述内建自测试模块进行测试，在测试结束后输入测试结果应接收测试有效信号，还设有：选择信号Select输出端，以启动测试向量的测试，第九数据输入端Data9和第三有效信号输入端Done3以接收测试数据及相应的有效信号，同时，又设有：度信号Read输出端和第二满信号输入端Full2，读取测试数据和接收相应的满信号。

内建自测试单元存储有所述测试向量和标准测试结果，设有：第四数据输出端口Data4以逐个输出所述测试向量，第八数据输入端口Data8和第二有效信号输入端Done2以接收所述测试向量的测试结果和测试有效信号。

硬件加速模块，用于对待测模块IP Core进行测试向量的测试并在测试结果有效后进行数据处理，设有：缓冲器BUFFER、二选一选择器MUX、所述待测模块IP Core以及二路数据分配器DMUX，其中：

缓冲器BUFFER，设有：与所述第一满信号输入端口相连的对应输出端，与所述写信号Write输出端口相连的对应输入端、第十数据输入端Data10，以使从所述内部互连网络从所述处理器输入测试所述待测模块IP Core的数据，还设有：与所述读信号Read输出端相连的对应输入端，与所述第二满信号输入端Full2相连的对应输出端以便在所述硬件控制单元控制下从所述BUFFER读出所述测试数据，又设有：第五数据输出端口Data5。

二选一选择器MUX，设有：与所述第四数据输出端口相连的对应输入端，与所述第五数据输出端口Data5相连的对应输入端，以及第六数据输出端口Data6，以使在所述硬件控制单元控制下有选择地输出所处测试向量和所述测试数据。

所述待测模块IP Core，用于对所述测试向量的测试并在测试有效后，处理所述测试数据，设有：与所述第六数据输出端口Data6相连的对应输入端，第一有效信号输出端Done1和第七数据输出端Data7，用于输出测试结果及其有效信号。

二路数据分配器DMUX，设有：与所述第一有效信号输出端Data1相连的对应输入端，与所述第七数据输出端Data7相连的对应输入端，还设有：与所述第八数据输入端Data8相连的对应输出端，与所述第二有效信号输入端Done2相连的对应输出端，与所述第三有效信号输入端Done3相连的对应输出端，以及与所述第九数据输出端Data9输入相连的输出端输出所述测试结果数据。

所述二选一选择器MUX和所述二路数据分配器DMUX，还各设有一个与所述选择信号Select输出端相连的对应输入端。

本发明的有益效果是：与传统的硬件冗余的容错结构相比本发明可以有效地降低容错系统对硬件资源的开销，同时，也实现了软件控制的硬件BIST测试，从而实现了测试与容错机制的融合。

附图说明

图1.本发明所提出的基本系统框图，主要分为四个大部分(如图中虚线框所示)，其中，编号为1的虚线框内部为处理器(本例中为MIPS处理器)和存储器(本例中为普通的RAM存储器)，主要进行相应的软件指令执行，编号为2的虚线框内部为互连网络(包括各功能模块与它的接口)，编号为3的虚线框内部为硬件加速模块的控制和测试模块，编号为4的虚线框内部为主要的硬件加速模块。具体而言，Processor是运行相应软件程序的处理器，MEMORY是系统中的存储模块，IP Core是硬件加速模块，BIST Core是对硬件加速模块进行测试的内建自测试的关键模块，它主要由三部分集成在一起的，三部分分别是测试向量生成部分、测试控制部分和结果分析部分。Hardware Control Unit(Including Result Memory)是控制硬件加速模块及其BIST_Core进行测试的功能模块，并具有存储处理结果的功能。BUFFER是在Hardware Control Unit控制下获取处理器要送给硬件加速模块处理的数据的缓冲模块，Addr是系统各部分的地址接口，Cntrl是系统各部分的控制接口，Data是系统各部分的数据接口，它们都通过互连网络(Interconnection Networks Including NI)(包括接口)连接在一起：

图中的信号的英文名称及相应的中文翻译：

MEMORY：存储器；

Processor：处理器；

Addr1：第一地址线

Addr2：第二地址线

Addr3：第三地址线

Cntrl1：第一控制线

Cntrl2：第二控制线

Cntrl3：第三控制线

Data1：第一数据线

Data2：第二数据线

Data3：第三数据线

Data4：第四数据线

Data5：第五数据线

Data6：第六数据线

Data7：第七数据线

Data8：第八数据线

Data9：第九数据线

Data10：第十数据线

Interconnection Networks(Including NI)：互连网络(包括网络相应接口)

Read：读信号

Write：写信号

Full1：第一满信号

Full2：第二满信号

BIST_Enable：BIST使能信号

BIST Core：内建自测试核

Hardware Control Unit(Including Result Memory)：硬件控制单元(包括结果存储器)

Select：选择信号

Result：结果信号

Done1：第一完成信号

Done2：第二完成信号

Done3：第三完成信号

BUFFER：缓冲器

MUX：选择器

DMUX：分配器

图2.本发明的系统功能扩展框图，将原来的单一处理器单一硬件加速模块扩展为多处理器多硬件加速模块，同时，对相应的互连网络(Interconnection Networks)进行了相应的扩展，从而满足多处理器多硬件加速模块的互连要求，这里的扩展是通过在基本系统结构基础上再加入了多个处理器和多个待测硬件加速模块及相应的控制结构来实现的。

摘要附图与图一完全相同，对应英文信号的中文翻译也相同。

具体实施方式

在本系统中，在软件程序执行某一硬件加速模块对应的功能的指令代码之前，使用控制指令(向硬件控制模块中发送一控制字)来启动相应的硬件加速模块的BIST自测试，经过若干周期的测试后，返回一个相应的测试结果，然后，软件程序以查询的方式读取这个测试结果，并根据这一结果决定硬件加速模块是否出现故障。如果测试结果表明硬件加速模块出现故障，则采用冗余的软件指令来完成相应的指令，否则，使用硬件加速模块来完成相应的指令。具体而言，在图1中，在执行硬件加速程序之前处理器(Processor)给出相应的控制信号，传给硬件控制单元(Hardware Control Unit(Including Result Memory))用来启动硬件加速模块的内建自测试(通过BIST Core来对IP Core进行测试)，硬件控制单元(HardwareControl Unit(Including Result Memory))再将测试结果反馈给处理器，如果硬件加速模块功能正常，则处理器将随后使用硬件加速模块来实现相应程序的硬件加速，否则，处理器将使用冗余指令代码来完成同样的操作。从而保证系统的高可靠性运行。这里，考虑到提高运行效率，BIST测试与非硬件加速模块函数的相关程序执行并行处理，从而提高时间的利用率。此外，系统的处理器与硬件加速模块和存储器之间的互连都是采用互连网络的，并省去了相应的网络接口。同时，为了简化系统的设计，在控制单元中包含有规模不大的存储器，用来对硬件加速的结果进行存储，这里，对处理结果的存储也可以使用专门的存储器或BUFFER来实现。

以排序IP core作为待测模块为例来进行详细说明，在该系统中，处理器(Processor)是主控模块，其他都是被动模块。在图一中，起初在互连网络(Interconnection Networks)的连接下，处理器的接口与存储器(MEMORY)的接口相连，即将数据接口Data1与Data2相连、控制接口Cntrl1与Cntrl2相连、地址接口Addr1与Addr2相连，从而使得处理器可以从存储器中获取所需的指令或数据。随后，在距离排序指令执行10个时钟周期的时候，通过互连网络的连接使得处理器与硬件控制单元(Hardware Control Unit(Including ResultMemory))相连，即将数据接口Data1与Data3相连、控制接口Cntrl1与Cntrl3相连、地址接口Addr1与Addr3相连，使得处理器可以向硬件控制单元发送检测命令，本例中，发送检测命令是通过向硬件控制单元(Hardware Control Unit(Including Result Memory))的两比特状态寄存器中写入11控制字来实现的。一旦处理器完成这一发送检测命令的操作，通过互连网络的连接使得处理器的接口又与存储器的接口相连，继续进行后面的指令的运行。硬件控制单元在接收到这一检测命令后，开始键入检测状态，将BIST_Enable信号置有效高电平，启动BIST Core来对IP Core进行测试，相应的，状态寄存器中内容改为00，表示正在进行BIST测试。同时，在硬件控制单元的选择信号(Select)作用下，使得二选一选择器MUX的输入Data4与输出Data6相连，二路数据分配器DMUX的输入Done1和Data7与输出Done2和Data8相连，而另一组输出Done3和Data9被置为无效电平，从而以BIST core为核心构成了一个测试的环路，这里，BIST测试使用普通的测试方法，即BIST core中存储有测试向量和标准测试结果，然后，在BIST core的控制下，将测试向量一个个通过Data4输出，IP core在完成处理输出结果时会使得Done1电平置高，从而使得BIST core根据这一信号来获取输出的结果，并与存储的标准结果进行对比，如果一样，表示该测试向量测试没有问题，连续测试多个测试向量后，可以得到相应的满足一定测试覆盖率的测试结果。当所有测试向量都测试结束后，BIST core向硬件控制单元(Hardware Control Unit(Including Result Memory))发出有效的Done信号，表示测试已经完成，并同时将测试结果通过Result发给硬件控制单元使得硬件控制单元知道这一IP core是否通过了测试。若待测模块IP Core测试结果没问题，则状态寄存器中内容改为01，若有问题，状态寄存器中内容改为10。在软件指令执行到排序指令前2个时钟周期时，在互连网络的连接下，处理器(Processor)再次与硬件控制单元(Hardware Control Unit(Ineluding Result Memory))相连，即将数据接口Data1与Data3相连、控制接口Cntrl1与Cntrl3相连、地址接口Addr1与Addr3相连，目的是查询硬件控制单元里的状态寄存器内容，如果为01，表示IP Core经过了测试，若为10，则表示IP Core的功能存在故障。随后，会分以下两种情况进行：

1、当处理器得知IP Core存在问题时，处理器再次通过互连网络与MEMORY相连，再用软件方法来完成IP Core的操作，即通过执行预先存储好的指令来完成操作。

2、当处理器得知IP Core没有问题时，处理器通过互连网络与BUFFER相连，即将处理器的Data1与BUFFER的Data相连，将处理器的控制信号Cntrl1转化为对BUFFER的写信号，同时处理器根据FULL的电平是否有效来决定BUFFER是否被装满，然后，处理器将IP Core操作所需的数据一个个送到BUFFER中直到BUFFER装满为止。同时，在硬件控制单元(HardwareControl Unit(Including Result Memory))的选择信号Select作用下，二选一选择器MUX的输入Data5与输出Data6相连，二路数据分配器DMUX的输入Done1和Data7分别与输出Done3和Data9相连，而另一组输出Done2和Data8被置为无效电平。随后，硬件控制单元(Hardware Control Unit(Including Result Memory))给出有效的Read信号，从BUFFER中读取数据并通过MUX送入IP Core进行处理，当处理完成要输出结果时，IP Core的完成信号Done1置为有效电平并通过数据分配器DMUX输出给硬件控制单元，随后，硬件控制单元从Data9获取IP Core的处理结果，并存储在硬件控制单元的存储器中。随后，处理器利用互连网络与硬件控制单元相连，即将数据接口Data1与Data3相连、控制接口Cntrl1与Cntrl3相连、地址接口Addr1与Addr3相连，在控制信号Cntrl3、数据信号Data3和地址信号Addr3的共同作用下，处理器从硬件控制单元的局部存储器中读取IP Core的处理结果，随后，处理器再用互连网络与存储器(MEMORY)的接口相连，即将数据接口Data1与Data2相连、控制接口Cntrl1与Cntrl2相连、地址接口Addr1与Addr2相连，继续进行后面软件代码的执行。

基于这一发明的容错系统结构，进行了RTL级的系统设计，以包含排序IP核的数据分析应用系统为例进行了设计，从结果可以看到，使用本文所用的方法会使得系统整体的处理速度变慢，由2000多个时钟周期，变为9000多个时钟周期，但是，可以省去一个排序的IP Core的硬件加速模块的资源开销。

通过本系统，无论系统的IP Core是否存在故障，都可以得到如下正确结果：

网络数据包排序前数据：

13，435，502，-22，31，282，733，7，502，64，11，86，-645，111，9，37

网络数据包排序后数据(从小到大)：

-645，-22，7，9，11，13，31，37，64，86，111，282，435，502，502，733，

二者结果完全相同，只是软件方法会相应地增加一些时钟周期，从而证明了本系统功能的有效性。从中可以看到，本发明的方法适用于对处理速度要求不苛刻的高可靠性嵌入式系统。

在图2中对本发明进行了系统功能扩展，将原来的单一处理器单一硬件加速模块扩展为多处理器多硬件加速模块，同时，对相应的互连网络(Interconnection Networks)进行相应的扩展，增大互连的节点数目，从而满足多处理器多硬件加速模块的互连要求。

Claims (1)

1.一种用于提高可靠性的软硬件协同容错系统，其特征在于，所述软硬件协同容错系统由数字集成电路组成，包括存储器、处理器、内部互连网络、硬件加速模块以及所述硬件加速模块的控制和测试模块，其中：

存储器存储所要处理的软件指令及数据设有：第二地址输入端口Addr(2)、第二控制信号输入端口Cntrl(2)以及第二数据信号输入、输出端口Data(2)，

控制器从所述存储器中获取所需要处理的软件指令或数据，并发出相应的控制信号，设有：第一地址输出端口Addr(1)、第一控制信号输出端口Cntrl(1)以及第一数据输入、输出端口Data(1)，

内部互连网络设有：与所述第一地址输出端口Addr(1)相连的对应输入端口，与所述第一控制信号输出端口Cntrl(1)相连的对应输入端口，与所述第一数据输入、输出端口互连的对应输入、输出端口，与所述第二控制信号输入端口Cntr1(2)相连的对应输出端口，与所述第二数据输入、输出端口互连的对应输出、输入端口，还设有：第三地址输出端口Addr(3)，第三控制信号输出输入端口Cntrl(3)，第三数据输入、输出端口Data(3)，第一满信号输入端口Full(1)，写信号输出端口Write，第十数据输出端口Data(10)，所述内部互连网络通过内设的端口动态互连模块以使根据所述处理而发生的控制信号动态实现所述各输入端口与输出端口间的动态互连，

硬件加速模块的控制和测试模块包括：连接有处理结果存储器的硬件控制单元和内建自测是单元BIST Core，其中：

硬件控制单元设有：与所述第三地址输出端口Addr(3)相连的地址输入端口，与所述第三控制信号输出端Cntrl(3)相连的对应输入端口，与所述第三数据输入、输出端口互连的对应输出、输入端口，以使通过所述内部互连网络从所述处理器输入控制命令，还设有：所述内建自测试模块BIST_Enable的使能信号输出端，内建自测试结果Result输入端，第四有效信号输入端Done(4)，以便启动所述内建自测试模块进行测试，在测试结束后输入测试结果应接收测试有效信号，还设有：选择信号Select输出端，以启动测试向量的测试，第九数据输入端Data(9)和第三有效信号输入端Done(3)以接收测试数据及相应的有效信号，同时，又设有：度信号Read输出端和第二满信号输入端Full(2)，读取测试数据和接收相应的满信号，

内建自测试单元存储有所述测试向量和标准测试结果，设有：第四数据输出端口Data(4)以逐个输出所述测试向量，第八数据输入端口Data(8)和第二有效信号输入端Done(2)以接收所述测试向量的测试结果和测试有效信号，

硬件加速模块，用于对待测模块IP Core进行测试向量的测试并在测试结果有效后进行数据处理，设有：缓冲器BUFFER、二选一选择器MUX、所述待测模块IP Core以及二路数据分配器DMUX，其中：

缓冲器BUFFER，设有：与所述第一满信号输入端口相连的对应输出端，与所述写信号Write输出端口相连的对应输入端、第十数据输入端Data(10)，以使从所述内部互连网络从所述处理器输入测试所述待测模块IP Core的数据，还设有：与所述读信号Read输出端相连的对应输入端，与所述第二满信号输入端Full(2)相连的对应输出端以便在所述硬件控制单元控制下从所述BUFFER读出所述测试数据，又设有：第五数据输出端口Data(5)，

二选一选择器MUX，设有：与所述第四数据输出端口相连的对应输入端，与所述第五数据输出端口Data(5)相连的对应输入端，以及第六数据输出端口Data(6)，以使在所述硬件控制单元控制下有选择地输出所处测试向量和所述测试数据，

所述待测模块IP Core，用于对所述测试向量的测试并在测试有效后，处理所述测试数据，设有：与所述第六数据输出端口Data(6)相连的对应输入端，第一有效信号输出端Done(1)和第七数据输出端Data(7)，用于输出测试结果及其有效信号，

二路数据分配器DMUX，设有：与所述第一有效信号输出端Data(1)相连的对应输入端，与所述第七数据输出端Data(7)相连的对应输入端，还设有：与所述第八数据输入端Data(8)相连的对应输出端，与所述第二有效信号输入端Done(2)相连的对应输出端，与所述第三有效信号输入端Done(3)相连的对应输出端，以及与所述第九数据输出端Data(9)输入相连的输出端输出所述测试结果数据，

所述二选一选择器MUX和所述二路数据分配器DMUX，还各设有一个与所述选择信号Select输出端相连的对应输入端。

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