CN101777518A - 改善栅氧化层整合性参数的方法 - Google Patents
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Abstract
本发明提供了一种改善栅氧化层整合性参数的方法，包括制作半导体器件，在所述半导体器件表面生长氮氧化硅层和富硅氧化层，在所述富硅氧化层上生长介电层，在所述介电层上制作金属引线，本发明不仅能够保护器件不受后段制程的电离子损伤，还能使存储型器件与电容中的电荷被紫外光顺利擦除。
Description
技术领域
本发明涉及一种半导体工艺，尤其涉及一种改善栅氧化层整合性参数的方法。
背景技术
在0.18um高压的制程中，经常出现栅氧化层TDDB(一种测试栅极氧化层整合性的电介质击穿时间的方法)可靠性测试失效的现象，且失效区域通常出现在晶圆的右上部分，而在做WAT(顾客接受晶圆的电性测试)测试时，其中GOI(栅极氧化层整合性)的测试项LPMOSCBV(低压P型MOS管的击穿电压)也出现了部分区域的击穿电压明显降低的情况，具体请参考表1，表中的数值代表了晶圆各个位置上的击穿电压的值，单位是V(伏特)，从表中可以看出，在击穿电压值为4V附近的点都是正常的，而在晶圆的右上部分出现了许多击穿电压在3V左右，甚至远远低于3V的点，属于明显失效的情况(以阴影表示)，可以发现，LPMOSCBV测试的失效区域与TDDB测试的失效区域完全吻合。
表1
另外，又经过分析发现TDDB和LPMOSCBV只在大面积的有源区结构上会发生失效现象，而对于其他结构，比如小面积有源区或栅氧化层结构，都保持良好，没有出现问题，因此分析得出TDDB和LPMOSCBV失效是由于大面积的有源区吸收较多的电离子后放电造成损伤而引起的。镀了介电层之后的步骤是安装金属引线，安装金属引线首先要在介电层上镀金属层，之后对金属进行刻蚀，最终形成引线，而试验中同时发现，随着金属层数的增加，GOI和TDDB有变得越来越差的趋势。
为了解决以上问题，通常的方法是在半导体器件表面的PMD(金属层前的介电层)中使用具有较高介电常数的薄膜形成一介电层基层(阻挡层)来防止电离子的损伤，但是由于0.18um高压制程中包含OTP(一次性写入式存储器)或者MTP(多次写入式存储器)存储型器件，需要进行紫外光擦除性的动作，由于通常的高介电薄膜具有较高的消光系数，不利于光檫除，因此在这类制程中不宜使用该类高介电常数的薄膜。因此在0.18um高压制程中一般都会使用低介电常数的薄膜从而保证紫外光能够顺利擦除器件中的电荷，大多数情况是采用SRO(富硅氧化膜)作为介电层基层，但是这种低介电常数的薄膜无法抵挡来自后段制程的电离子损伤，因而实际使用情况并不理想。
发明内容
为了克服现有技术中存在的器件受到电离子损伤以及影响存储型器件紫外光擦除的问题，本发明提供一种能够使得器件避免受到电离子损伤而且不影响光擦除的方法。
为了实现上述目的，本发明提出一种改善栅氧化层整合性参数的方法，包括以下步骤：制作半导体器件；在所述半导体器件表面生长介电层基层；在所述介电层基层上生长介电层；在所述介电层上制作金属引线；所述介电层基层由氮氧化硅层和富硅氧化层组合而成。
可选的，所述氮氧化硅层位于所述半导体器件表面和所述富硅氧化层之间。
可选的，所述富硅氧化层为低电介质层。
可选的，所述氮氧化硅层为高电介质层。
可选的，所述富硅氧化层和所述氮氧化硅层的厚度相同。
可选的，所述绝缘层的厚度为400埃。
可选的，所述富硅氧化层和所述氮氧化硅层的厚度都为200埃。
可选的，所述介电层为硼磷硅酸盐玻璃层。
可选的，所述介电层的厚度范围为5000埃至9000埃。
本发明改善栅氧化层整合性参数的方法的有益技术效果为：本发明使用氮氧化硅层和富硅氧化层进行组合来形成介电层基层，因为氮氧化硅层为高电介质层，因此能够保护器件不受后期制程的电离子损伤，另外，由于富硅氧化层为低电介质层，因而不会影响存储型器件与电容的紫外光擦除。
附图说明
图1为本发明的流程示意图；
图2为本发明提供的方法制作的产品的结构示意图。
具体实施方式
以下结合附图和具体实施方式对本发明改善栅氧化层整合性参数的方法作进一步的详细说明。
根据背景技术的描述可知，在半导体器件成形之后、安装金属引线之前，通常包括生长介电层基层及介电层(绝缘层)的步骤，若半导体器件表面的介电层基层的介电常数选取得过低，会导致具有大面积有源区的半导体器件在后续工艺中产生电离子损伤，使得TDDB和LPMOSCBV测试出现局部面积明显失效的问题；但如果介电层基层的介电常数选取得过高，则对于OTP(一次性写入式存储器)或者MTP(多次写入式存储器)等需要进行紫外光擦除动作的存储型器件，会由于高电介质层所具有的较高的消光系数而影响正常的光檫除过程。有鉴于此，本发明针对介电层基层的有效选取，提出了一种改善栅氧化层整合性参数的方法，该方法主要用于改善0.18um高压制程中器件的栅氧化层TDDB和LPMOSCBV等参数，尤其适用于包含OTP或者MTP存储型器件的0.18um高压制程。
首先，请参考图1，图1为本发明的流程示意图，从图上可以看出，本发明包括步骤111：制作半导体器件，包括了晶片上的薄膜生长、刻蚀、离子注入以及切割等一系列的工艺，直至半导体器件成形，根据不同的器件种类，采用不同的制作工艺，在此不一一描述；步骤112：在所述半导体器件表面生长氮氧化硅(SiON)薄膜，厚度为200埃，氮氧化硅层为氮氧化硅，这里采用的是高电介质氮氧化硅层，简称HKSiON，采用高电介质层的原因是防止后期制程中的离子对器件有可能造成的损伤，这里的厚度不能太薄，太薄了不能完全阻挡离子的器件的损害，但是也不能太厚，太厚的话有可能会引起之前提到的阻挡紫外光擦除的问题；步骤113：在所述氮氧化硅层上生长富硅氧化层，厚度为200埃，这里采用的富硅氧化层为低电介质的富硅氧化层，由于0.18um高压制程中包含OTP(一次性写入式存储器)或者MTP(多次写入式存储器)，OTP或者MTP器件浮栅需要进行紫外光擦除性的动作以保证器件在写入和充电前没有多余的电荷存在，而完全使用高介电常数的层，可能会阻挡部分紫外光，导致器件内的电荷无法被擦除，因此为了保证紫外光能够顺利擦除器件中的电荷，选择在高介电常数的层之上再生长一层低电介质的层，保证了紫外光能够顺利擦除器件中的电荷。氮氧化硅层上和富硅氧化层都是作为介电层的基层使用的，采用高电介质层氮氧化硅和低电介质层富硅氧化进行组合，实验结果显示组合比例为1∶1的复合层能够很好的达到要求，因此将氮氧化硅层和富硅氧化层的厚度设置为相等，因为氮氧化硅层和富硅氧化层的总厚度为400埃，所以氮氧化硅层和富硅氧化层的厚度都为200埃；步骤114：在所述富硅氧化层上生长介电层，介电层为一层绝缘层，材料为硼磷硅酸盐玻璃，所述介电层的厚度范围为5000埃至9000埃；步骤115：在所述介电层上制作金属引线。
接着，请参考图2，图2为本发明提供的方法制作的产品的结构示意图，在半导体器件13上的依次为氮氧化硅层12和富硅氧化层11，在富硅氧化层上的是介电层10，为一层绝缘层，然后在介电层10上制作金属引线14，其中氮氧化硅层12和富硅氧化层11的厚度都为200埃，介电层的厚度范围为5000埃至9000埃。
用本发明所提供的方法生长的复合层应用于晶圆上并进行测试，这种晶圆表现出良好的可靠性，在LPMOSCBV的全局测试中，如表2所示，所有测试点的LPMOSCBV都在4.1V以上，符合工艺上的要求。
表2
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (9)
1.一种改善栅氧化层整合性参数的方法，包括以下步骤：
步骤S制作半导体器件；
步骤S2：在所述半导体器件表面生长介电层基层；
步骤S3：在所述介电层基层上生长介电层；
步骤S4：在所述介电层上制作金属引线；
其特征在于：所述介电层基层由氮氧化硅层和富硅氧化层组合而成。
2.根据权利要求1所述一种改善栅氧化层整合性参数的方法，其特征在于所述氮氧化硅层位于所述半导体器件表面和所述富硅氧化层之间。
3.根据权利要求1所述一种改善栅氧化层整合性参数的方法，其特征在于所述富硅氧化层为低电介质层。
4.根据权利要求1所述一种改善栅氧化层整合性参数的方法，其特征在于所述氮氧化硅层为高电介质层。
5.根据权利要求1所述一种改善栅氧化层整合性参数的方法，其特征在于所述富硅氧化层和所述氮氧化硅层的厚度相同。
6.根据权利要求1所述一种改善栅氧化层整合性参数的方法，其特征在于所述介电层基层的厚度为400埃。
7.根据权利要求6所述一种改善栅氧化层整合性参数的方法，其特征在于所述富硅氧化层和所述氮氧化硅层的厚度都为200埃。
8.根据权利要求1所述一种改善栅氧化层整合性参数的方法，其特征在于所述介电层为硼磷硅酸盐玻璃层。
9.根据权利要求8所述一种改善栅氧化层整合性参数的方法，其特征在于所述介电层的厚度范围为5000埃至9000埃。
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