CN101776985A - 同步显示装置、同步拼接显示系统及其同步显示方法 - Google Patents

Abstract

一种同步显示装置、同步拼接显示系统以及同步显示方法，其是在得到拼接显示系统的各显卡的本地时钟数值之后，根据各显卡的本地时钟数值选择一个基准显卡，从该基准显卡中提取出位同步信号，并将该位同步信号作为整个拼接显示系统的基准输入时钟信号，因此，对于拼接显示系统中的各显卡来说，是基于同一个基准输入时钟信号进行工作，那么正常工作时同步信号的偏差就是恒定的，且偏差很小，保证了多个显卡拼接显示时的显示信号的同步性。

Description

同步显示装置、同步拼接显示系统及其同步显示方法

技术领域

本发明涉及图像拼接显示的同步技术领域，特别涉及一种同步显示装置、同步拼接显示系统及其同步显示方法。

背景技术

目前各种信息领域的新兴显示技术的不断发展，除了有在不断提升显示分辨率、改善显示质量上的进步，还有在显示面积、移动显示、触摸屏交互显示等技术上的突飞猛进。随着人们对视觉效果的追求，从黑白到全彩色，从CRT到LCD，从标清到高清，显示技术在不断升级过程中给消费者带来许多新的视觉感受，尤其是更大的显示面积和更多的显示内容已经成为一种趋势。多显示单元拼接显示的游戏画面给人们带来身临其境的震撼体验。这种让两块或者多块显卡协同工作来提高系统图形处理能力和满足游戏、股票等特殊显示需求的多显卡并行技术由来已久，多显卡技术的出现，有效解决了日益增长的图形处理需求和现有显示芯片图形处理能力不足的矛盾，而且其解决方案简单易行。现有的多显卡多显示器拼接的方案中，一般通过多个显示信号与基准同步信号同步的方法，只要多个显示信号的各基准信号之间是同步的，那么，整个拼接显示系统的显示就会是同步的。但是每个显卡都是独立于各自的时钟信号进行工作，即使找到多个时钟非常接近的显卡，也存在着一定的同步工作偏差，从而造成信号输出的不同步，因此在以拼接方式共同输出同一张图像时，特别是在图像运动时会发生撕裂现象，参见图1所示，其示出了两个显卡的显示单元以拼接方式输出同一张直线图像时发生的撕裂现象。

发明内容

针对上述现有技术中存在的问题，本发明的目的在于提供一种同步显示装置、同步拼接显示系统及其同步显示方法，使多个显卡拼接显示时可以实现同步。

为达到上述目的，本发明采用以下技术方案：

一种同步显示装置，包括：时钟环接网络总控电路、基准时钟提取电路模块以及时钟缓冲器；

所述时钟环接网络总控电路，与拼接显示系统中的各显卡相连接，用于监控拼接显示系统中的显卡的数量以及各显卡的物理参数，所述物理参数包括各显卡的本地时钟数值，根据各显卡的本地时钟数值选择基准显卡，并将该基准显卡的时钟信号传送给基准时钟提取电路模块；

所述基准时钟提取电路模块从所述基准显卡的时钟信号中提取出位同步时钟信号，并将该位同步时钟信号作为整个拼接显示系统的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端。

一种同步拼接显示系统，包括拼接显示系统，以及如上所述的同步显示装置。

一种同步显示方法，包括步骤：

监控拼接显示系统中的显卡的数量以及各显卡的物理参数，所述物理参数包括各显卡的本地时钟数值，根据各显卡的本地时钟数值选择基准显卡；

从所述基准显卡的时钟信号中提取出位同步时钟信号，并将该位同步时钟信号作为整个拼接显示系统的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端。

根据本发明的方案，其是在得到拼接显示系统的各显卡的本地时钟数值之后，根据各显卡的本地时钟数值选择一个基准显卡，从该基准显卡中提取出位同步信号，并将该位同步信号作为整个拼接显示系统的基准输入时钟信号，因此，对于拼接显示系统中的各显卡来说，是基于同一个基准输入时钟信号进行工作，那么正常工作时同步信号的偏差就是恒定的，且偏差很小，保证了多个显卡拼接显示时的显示信号的同步性。

附图说明

图1是现有拼接技术中两个显卡拼接显示输出同一张直线图像时发生的撕裂现象示意图；

图2是本发明的同步显示装置实施例一的结构示意图；

图3是本发明的同步显示装置实施例二的结构示意图；

图4是本发明的同步显示装置实施例三的结构示意图；

图5是本发明的同步显示装置实施例四的结构示意图；

图6是图5中的同步显示装置进行倍频分频处理时的示例示意图；

图7是本发明的同步显示方法实施例一的流程示意图；

图8是本发明的同步显示方法实施例二的流程示意图。

具体实施方式

以下以实施例的方式对本发明的方案进行详细阐述说明。

实施例一：

参见图2所示，是本发明的同步显示装置实施例一的结构示意图。如图2所示，本实施例中的同步显示装置包括有：时钟环接网络总控电路、基准时钟提取电路模块以及时钟缓冲器；

其中，该时钟环接网络总控电路，与拼接显示系统中的各显卡相连接，用于监控拼接显示系统中的显卡的数量以及各显卡的物理参数，这里的物理参数包括各显卡的本地时钟数值，该时钟环接网络总控电路还根据各显卡的本地时钟数值选择基准显卡，并将该基准显卡的时钟信号传送给基准时钟提取电路模块，如图2所示，本实施例中将基准显卡设置为显卡0，这里的时钟环接网络总控电路可以由单片机构成，该时钟环节网络总控电路同时还可以设置拼接显示系统的拼接方式和监控各显卡的显示通道的时钟同步情况等等；

该基准时钟提取电路模块，在接收到上述时钟环接网络总控电路发送的基准显卡的时钟信号之后，从基准显卡的时钟信号中提取出位同步时钟信号，将该位同步时钟信号作为整个拼接显示系统的基准输入时钟信号，如图2中所示的clk0，并将该基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端。这里的基准时钟提取电路模块可以是由标准的逻辑器件按照传统的数字系统设计方法来构成，也可以是由FPGA、CPLD等来实现，根据具体应用需要的不同可以选用不同的设计方式。

上述时钟缓冲器，主要是将接收到的基准输入时钟信号传输给各显卡的时钟信号输入端，实现对基准时钟输入信号的启动。

根据本实施例中的方案，其实际上是提供了一个拼接显示系统的外部的时钟同步网络，通过时钟环接网络总控电路对拼接显示系统中的各显卡的数量以及本地时钟数值进行监控，在得到拼接显示系统的各显卡的本地时钟数值之后，根据各显卡的本地时钟数值从这些显卡中选择出一个基准显卡，将该基准显卡的时钟信号传送给基准时钟提取电路模块，由该基准时钟提取电路模块从该基准显卡中提取出位同步信号，并将该位同步信号作为整个拼接显示系统的基准输入时钟信号，因此，对于拼接显示系统中的各显卡来说，是基于同一个基准输入时钟信号进行工作，那么正常工作时同步信号的偏差会是恒定的，且偏差很小，保证了多个显卡拼接显示时的显示信号的同步性。

其中，上述时钟环接网络总控电路在根据各显卡的本地时钟数值选择基准显卡时，可以是将本地时钟数值处于各显卡的本地时钟数值的中间值的显卡作为该基准显卡以最大程度地减少各显卡之间的相对漂移速度。如果位于中间的本地时钟数值有两个，此时，则可以从这两个显卡中任意选择一个作为基准显卡。当然，根据具体应用需要，也可以采用其他的方式来选用基准显卡，例如，将与各显卡的本地时钟数值的平均值最接近的本地时钟数值对应的显卡作为基准显卡等等。

此外，上述时钟网络总控电路还可以实时检测是否有新的接入显卡信号，如果有新的接入显卡信号，监控该新显卡的本地时钟数值，并根据该新显卡的本地时钟数值结合之前已接入拼接显示系统的各显卡的本地时钟数值重新计算得出中间值，判断该中间值是否已发生改变，即计算判断该新接入显卡的本地时钟数值是否影响了系统当前已经选择的基准时钟处在所有显卡本地时钟的中间值状态，如果有影响，即计算得到的中间值与之前的中间值已经发生了改变，则需要更新送入基准时钟提取电路的时钟信号，并需要据此重新调整所有显卡的帧同步信号。

另外，在本实施例的同步显示装置中，拼接显示系统中的各显卡可以是选用工作时钟数值很接近的显卡，使整个拼接显示系统处于一个更为稳定的工作状态，且在根据基准输入时钟信号对个显卡的时钟信号进行调整状态时，可以在更大程度上减少各显卡的相对漂移速度。

实施例二：

参见图3所示，是本发明的同步显示装置实施例二的结构示意图，在本实施例中，与上述实施例一中的不同之处主要在于，本实施例中的同步显示装置还包括：

连接于基准时钟提取电路模块与时钟缓冲器之间的锁相环电路，基准时钟提取电路模块提取得到的基准输入时钟信号，在经过锁相环电路的锁相环处理之后，再经过时钟缓冲器输入到各显卡的时钟信号输入端。

在本实施例中，考虑到在将基准输入时钟信号通过线路传输给各显卡的时钟信号输入端时，可能会存在由于线路传输所引起的延时，因此可通过该锁相环电路来有效克服线路传输延时的影响，该锁相环处理还可以同时补偿线路板级的线路长度失配，锁相环电路实时跟踪、监控将输入的所有数据采集板卡时钟信号锁定在稳定的参考频率上，可以使得整个拼接显示系统的多个显卡共享同一个稳定的同步基准输入时钟信号，保证基准输入时钟信号传输给个显卡的时钟信号输入端的一致性。

本实施例中的其他技术特征与上述实施例一中的相同，在此不予赘述。

实施例三：

参见图4所示，是本发明的同步显示装置实施例三的结构示意图，在本实施例中，与上述实施例一中的不同之处主要在于，本实施例中的同步显示装置还包括：

帧同步信号提取电路模块，该帧同步信号提取模块从上述基准显卡提取帧同步信号，将该帧同步信号作为整个拼接显示系统的基准帧同步信号，如图4中所示的Vh0，并将该基准帧同步信号传输给各显卡的帧同步信号输入端。

在本实施例中，为了使时钟环接网络系统达到一个更稳定可靠的同步状态，采用上述基准显卡的帧同步信号作为整个拼接显示系统的基准帧同步信号传输给各显卡的帧同步信号输入端，因此，整个拼接显示系统不仅是采用从同一个基准显卡的时钟信号，而且是采用该同一个基准显卡的帧同步信号，即，整个拼接显示系统所采用的基准输入时钟信号和基准帧同步信号都是基于同一个显卡来产生，也就是说，基准输入时钟信号、基准帧同步信号都是基于同一个位同步信号来产生，从而可以使网络达到一个更为稳定可靠的同步状态。

其中，上述帧同步信号提取电路模块，可以是由标准逻辑门设计，也可以使采用FPGA或者CPLD来设计实现，根据具体应用环境等需要的不同可以选用不同的设计方式。

此外，上述时钟网络总控电路还可以实时检测是否有新的接入显卡信号，如果有新的接入显卡信号，监控该新显卡的本地时钟数值，并根据该新显卡的本地时钟数值结合之前已接入拼接显示系统的各显卡的本地时钟数值重新计算得出中间值，判断该中间值是否已发生改变，即计算判断该新接入显卡的本地时钟数值是否影响了系统当前已经选择的基准时钟处在所有显卡本地时钟的中间值状态，如果有影响，即计算得到的中间值与之前的中间值已经发生了改变，则需要更新送入基准时钟提取电路的时钟信号，并需要据此该基准帧同步信号重新调整所有显卡的帧同步信号。

本实施例中的其他技术特征与上述实施例一中的相同，在此不予赘述。

实施例四：

参见图5所示，是本发明的同步显示装置实施例四的结构示意图，在本实施例中，与上述实施例三中的不同之处主要在于，本实施例中的同步显示装置还包括：

连接于基准时钟提取电路模块与时钟缓冲器之间的锁相环电路，基准时钟提取电路模块提取得到的基准输入时钟信号，在经过锁相环电路的锁相环处理之后，再通过时钟缓冲器输入到各显卡的时钟信号输入端。

在本实施例中，考虑到在将基准输入时钟信号通过线路传输给各显卡的时钟信号输入端时，可能会存在由于线路传输所引起的延时，因此可通过该锁相环电路来有效克服线路传输延时的影响，锁相环电路的锁相环处理同时还可以补偿线路板级的线路长度失配，锁相环电路实时跟踪、监控将输入的所有数据采集板卡时钟信号锁定在稳定的参考频率上，可以使得整个拼接显示系统的多个显卡共享同一个稳定的同步基准输入时钟信号，保证基准输入时钟信号传输给个显卡的时钟信号输入端的一致性。

此外，在本实施例中，考虑到在某些情况下，可能需要采用两个以上的拼接显示系统来同时实现拼接显示任务，例如两个拼接显示系统同时实现对同一显示任务或者不同的显示任务的显示等等，而各拼接显示系统对时钟信号的频率的要求可能不同，因此，在本实施例中，该锁相环电路，还可以对锁相环处理后的基准输入时钟信号的倍频/分频处理，倍频/分频处理后的信号通过时钟缓冲器传输给相应的拼接显示系统的各显卡的时钟信号输入端，为清楚说明，如图6所示，示出了倍频/分频缓冲器来进行示例说明，以表示是将锁相环倍频/分频处理后的基准输入时钟信号传输给各拼接显示系统的时钟信号输入端。

其中，考虑到采用的拼接显示系统可能有多个，因此，锁相环还可以针对各不同的拼接显示系统进行倍频分频处理，对各不同的拼接显示系统的倍频/分频的倍数可以相同，也可以不同。

本实施例中的其他技术特征与上述实施例三中的相同，在此不予赘述。

此外，在上述实施例四的说明中，主要是针对在锁相环电路在进行锁相环处理后，还对锁相环处理的信号进行倍频/分频处理来进行说明，根据实际应用需要，在上述实施例二中，锁相环电路在对基准输入时钟信号进行锁相环处理后，也可以对锁相环处理后的基准输入时钟信号进行倍频/分频处理，倍频/分频处理后的信号再通过时钟缓冲器输入到各显卡的时钟信号输入端，对于不同的拼接显示系统，倍频/分频的倍数可以相同，也可以不相同。

相应地，上述实施例二、四中，锁相环电路也可以仅仅是对基准时钟提取电路模块提取得到的基准输入时钟信号进行倍频/分频处理，倍频/分频处理后的基准输入时钟信号通过时钟缓冲器传输给对应的拼接显示系统的各显卡的时钟信号输入端，对于不同的拼接显示系统，倍频/分频的倍数可以相同，也可以不相同。

根据上述本发明的同步拼接显示装置，本发明还提供一种同步拼接显示系统，其包括有拼接显示系统，还包括如上所述的任意一种同步显示装置，在有多个倍频/分频缓冲器时，该拼接显示系统也具备有多个。

根据上述本发明的方案，本发明还提供一种同步显示方法，参见图7所示，是本发明的同步显示方法实施例一的流程示意图，本实施例中的同步显示方法包括步骤：

步骤S101：监控拼接显示系统中的显卡的数量以及各显卡的物理参数，这里的物理参数包括各显卡的本地时钟数值等信息，并根据各显卡的本地时钟数值选择基准显卡，进入步骤S102；

步骤S102：从上述基准显卡的时钟信号中提取出位同步时钟信号，并将该位同步时钟信号作为整个拼接显示系统的基准输入时钟信号，进入步骤S103；

步骤S103：通过时钟缓冲器将该基准输入时钟信号传输给各显卡的时钟信号输入端。

根据本实施例中的同步显示方法，其是在得到拼接显示系统的各显卡的本地时钟数值之后，根据各显卡的本地时钟数值选择一个基准显卡，从该基准显卡中提取出位同步信号，并将该位同步信号作为整个拼接显示系统的基准输入时钟信号，因此，对于拼接显示系统中的各显卡来说，是基于同一个基准输入时钟信号进行工作，那么正常工作时同步信号的偏差就是恒定的，且偏差很小，保证了多个显卡拼接显示时的显示信号的同步性。

其中，上述时钟缓冲器主要是将接收到的基准输入时钟信号传输给各显卡的时钟信号输入端，实现对基准时钟输入信号的启动。

此外，在根据各显卡的本地时钟数值选择基准显卡时，可以是将本地时钟数值处于各显卡的本地时钟数值的中间值的显卡作为该基准显卡以最大程度地减少各显卡之间的相对漂移速度。如果位于中间的本地时钟数值有两个，此时，则可以选用这两个显卡中的任意一个作为该基准显卡。当然，根据具体应用需要，也可以采用其他的方式来选用基准显卡，例如，将与各显卡的本地时钟数值的平均值最接近的本地时钟数值对应的显卡作为基准显卡等等。

另外，在本实施例中，还可以采用上述基准显卡的帧同步信号作为整个拼接显示系统的基准帧同步信号传输给各显卡的帧同步信号输入端，因此，整个拼接显示系统不仅是采用从同一个基准显卡的时钟信号，而且是采用该同一个基准显卡的帧同步信号，即，整个拼接显示系统所采用的基准输入时钟信号和基准帧同步信号是基于同一个显卡来产生，也就是说，基准输入时钟信号、基准帧同步信号都是基于同一个位同步信号来产生，从而可以使整个拼接显示及同步网络达到一个更为稳定可靠的同步状态。

考虑到在某些情况下，可能需要采用两个以上的拼接显示系统来同时实现拼接显示任务，例如两个拼接显示系统同时实现对同一显示任务或者不同的显示任务的显示等等，而各拼接显示系统对时钟信号的频率的要求可能不同，因此，在本实施例中，在从基准显卡得到基准输入时钟信号之后，还包括步骤：对所述基准输入时钟信号进行倍频/分频处理。经过倍频/分频处理之后的基准输入时钟信号再通过时钟缓冲器传输到各显卡的时钟信号输入端。在具有多个不同的拼接显示系统的情况下，可以针对各拼接显示系统分别进行倍频/分频处理，且各拼接显示系统的倍频/分频的倍数可以相同，也可以不相同。

此外，在本发明的同步显示方法中，还可以实时检测是否有新的接入显卡信号，如果有新的接入显卡信号，监控该新显卡的本地时钟数值，并根据该新显卡的本地时钟数值结合之前已接入拼接显示系统的各显卡的本地时钟数值重新计算得出中间值，判断该中间值是否已发生改变，即计算判断该新接入显卡的本地时钟数值是否影响了当前已经选择的基准时钟处在所有显卡本地时钟的中间值状态，如果有影响，即计算得到的中间值与之前的中间值已经发生了改变，则需要更新送入基准时钟提取电路的时钟信号，并需要据此重新调整所有显卡的帧同步信号。

参见图8所示，是本发明的同步显示方法实施例二的流程示意图，在本实施例中，与上述实施例一中的不同之处主要在于，考虑到在将基准输入时钟信号通过线路传输给各显卡的时钟信号输入端时，可能会存在由于线路传输所引起的延时，因此本实施例中通过对基准输入时钟信号进行锁相环处理，以有效克服线路传输延时的影响，保证基准输入时钟信号传输给个显卡的时钟信号输入端的一致性。

如图9所示，本实施例中的同步显示方法包括步骤：

步骤S201：监控拼接显示系统中的显卡的数量以及各显卡的物理参数，这里的物理参数包括各显卡的本地时钟数值等信息，并根据各显卡的本地时钟数值选择基准显卡，进入步骤S202；

步骤S202：从上述基准显卡的时钟信号中提取出位同步时钟信号，并将该位同步时钟信号作为整个拼接显示系统的基准输入时钟信号，进入步骤S203；

步骤S203：对该基准输入时钟信号进行锁相环处理，进入步骤S204；

步骤S204：通过时钟缓冲器将该锁相环处理后的基准输入时钟信号传输给各显卡的时钟信号输入端。

其中，上述时钟缓冲器主要是将接收到的基准输入时钟信号传输给各显卡的时钟信号输入端，实现对基准时钟输入信号的启动。

此外，在根据各显卡的本地时钟数值选择基准显卡时，可以是将本地时钟数值处于各显卡的本地时钟数值的中间值的显卡作为该基准显卡以最大程度地减少各显卡之间的相对漂移速度。如果位于中间的本地时钟数值有两个，此时，则可以选用这两个显卡中的任意一个作为该基准显卡。当然，根据具体应用需要，也可以采用其他的方式来选用基准显卡，例如，将与各显卡的本地时钟数值的平均值最接近的本地时钟数值对应的显卡作为基准显卡等等。

另外，在本实施例中，还可以采用上述基准显卡的同步信号作为整个拼接显示系统的基准帧同步信号传输给各显卡的帧同步信号输入端，因此，整个拼接显示系统不仅是采用从同一个基准显卡的时钟信号，而且是采用该同一个基准显卡的帧同步信号，即，整个拼接显示系统所采用的基准输入时钟信号和基准帧同步信号是基于同一个显卡来产生，也就是说，基准输入时钟信号、基准帧同步信号都是基于同一个位同步信号来产生，从而可以使整个拼接显示及同步网络达到一个更为稳定可靠的同步状态。

考虑到在某些情况下，可能需要采用两个以上的拼接显示系统来同时实现拼接显示任务，例如两个拼接显示系统同时实现对同一显示任务或者不同的显示任务的显示等等，而各拼接显示系统对时钟信号的频率的要求可能不同，因此，在本实施例中，还可以对从基准显卡得到的基准输入时钟信号进行倍频/分频处理，或者是，对锁相环处理后的基准输入时钟信号进行倍频/分频处理，经过倍频/分频处理之后的基准输入时钟信号再通过时钟缓冲器传输到各显卡的时钟信号输入端。在具有多个不同的拼接显示系统的情况下，可以针对各拼接显示系统分别进行倍频/分频处理，且各拼接显示系统的倍频/分频的倍数可以相同，也可以不相同。

此外，在本发明的同步显示方法中，还可以实时检测是否有新的接入显卡信号，如果有新的接入显卡信号，监控该新显卡的本地时钟数值，并根据该新显卡的本地时钟数值结合之前已接入拼接显示系统的各显卡的本地时钟数值重新计算得出中间值，判断该中间值是否已发生改变，即计算判断该新接入显卡的本地时钟数值是否影响了当前已经选择的基准时钟处在所有显卡本地时钟的中间值状态，如果有影响，即计算得到的中间值与之前的中间值已经发生了改变，则需要更新送入基准时钟提取电路的时钟信号，并需要据此重新调整所有显卡的帧同步信号。

以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，均应包含在本发明的权利要求保护范围之内。

Claims (10)

1.一种同步显示装置，其特征在于，包括：时钟环接网络总控电路、基准时钟提取电路模块以及时钟缓冲器；

所述时钟环接网络总控电路，与拼接显示系统中的各显卡相连接，用于监控拼接显示系统中的显卡的数量以及各显卡的物理参数，所述物理参数包括各显卡的本地时钟数值，根据各显卡的本地时钟数值选择基准显卡，并将该基准显卡的时钟信号传送给基准时钟提取电路模块；

所述基准时钟提取电路模块从所述基准显卡的时钟信号中提取出位同步时钟信号，并将该位同步时钟信号作为整个拼接显示系统的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端。

2.根据权利要求1所述的同步显示装置，其特征在于，还包括：帧同步信号提取电路模块，用于从所述基准显卡提取帧同步信号，并将该帧同步信号作为整个拼接显示系统的基准帧同步信号传输给各显卡的帧同步信号输入端。

3.根据权利要求1或2所述的同步显示装置，其特征在于：

还包括：连接于所述基准时钟提取电路模块与所述时钟缓冲器之间的锁相环电路，该锁相环电路对所述基准输入时钟信号进行锁相环处理；

或者

还包括：连接于所述基准时钟提取电路模块与所述时钟缓冲器之间的锁相环电路，用于对所述基准输入时钟信号进行倍频/分频处理；

或者

还包括：接于所述基准时钟提取电路模块与所述时钟缓冲器之间的锁相环电路，用于对所述基准输入时钟信号进行锁相环处理以及倍频/分频处理。

4.根据权利要求1至3任意一项所述的同步显示装置，其特征在于：

所述基准显卡为处于中间值的本地时钟数值对应的显卡；

和/或

所述基准时钟提取电路模块为标准逻辑门设计、或FPGA、或者CPLD。

5.根据权利要求2所述的同步显示装置，其特征在于：所述帧同步信号提取电路模块为标准逻辑门设计、或者FPGA、或者CPLD。

6.一种同步拼接显示系统，其特征在于，包括拼接显示系统，以及如上述权利要求1至5任意一项权利要求中所述的同步显示装置。

7.一种同步显示方法，其特征在于，包括步骤：

监控拼接显示系统中的显卡的数量以及各显卡的物理参数，所述物理参数包括各显卡的本地时钟数值，根据各显卡的本地时钟数值选择基准显卡；

从所述基准显卡的时钟信号中提取出位同步时钟信号，并将该位同步时钟信号作为整个拼接显示系统的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端。

8.根据权利要求7所述的同步显示方法，其特征在于，还包括步骤：从所述基准显卡提取帧同步信号，并将该帧同步信号作为整个拼接显示系统的基准帧同步信号传输给各显卡的帧同步信号输入端。

9.根据权利要求7或8所述的同步显示方法，其特征在于：

还包括步骤：对所述基准输入时钟信号进行锁相环处理，锁相环处理后的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端；

或者

还包括步骤：对所述基准输入时钟信号进行倍频/分频处理，倍频/分频处理后的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端；

或者

还包括步骤：对所述基准输入时钟信号进行锁相环处理以及倍频/分频处理，锁相环以及倍频/分频处理后的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端；。

10.根据权利要求7至9任意一项所述的同步显示方法，其特征在于：所述基准显卡为处于中间值的本地时钟数值对应的显卡。

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