发明内容
本发明要解决的问题是提出一种数据处理装置及其方法,解决现有系统编码、速率匹配中复杂度高、处理延迟较大以及频谱效率较低的问题。
为了达到上述目的,本发明公开了一种数据处理装置,包括:
二次置换多项式QPP交织器,所述QPP交织器通过交织函数∏(i)=(f0+f1·i+f2·i2)mod(K)将输入信息序列A={a0,a1,…,aK-1}进行交织,得到交织后的序列A∏={a∏(0),a∏(1),…,a∏(K-1)},其中,f0、f1、f2为整数,K表示输入信息序列的长度;
分量编码器,所述分量编码器将所述输入信息序列A={a0,a1,…,aK-1}以及交织处理后的序列A∏={a∏(0),a∏(1),…,a∏(K-1)}送入所述分量编码器进行编码,得到2K个信息的校验比特{x0 p,x1 p,…,x2K-1 p},其后,所述分量编码器对所述分量编码器反馈回的m个比特Qm={q2K,q2K+1,…,q2K+m-1}进行编码,得到Qm的校验序列 得到信息位比特 尾比特Xq={Qm}以及校验位比特 并输出,其中m为所述分量编码器的寄存器的长度。
根据本发明的实施例,还包括复用器,所述复用器将所述输入信息序列A={a
0,a
1,…,a
K-1}以及交织处理后的序列A
∏={a
∏(0),a
∏(1),…,a
∏(K-1)}在输入到所述分量编码器之前进行复接为
其后输入到所述分量编码器。
根据本发明的实施例,所述分量编码器为递归卷积编码器。
根据本发明的实施例,所述递归卷积编码器的生成多项式为
根据本发明的实施例,还包括速率匹配器,所述速率匹配器包括:
比特分配器,所述信息位比特 尾比特Xq={Qm}以及校验位比特 分成d(0)、d(1)、d(2)三路输出,分配准则为:
其中,k=0,...,K-1,其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后,不足部分以空余符号填充;
子交织器,所述子交织器接收一路经所述比特分配器输出的比特流,交织后输出;
比特收集处理器,所述比特收集处理器接收所述子交织器输出的比特流后输出;
比特选择和修剪器;所述比特选择和修剪器接收所述比特收集处理器输出的比特流,对空余符号进行丢弃,形成待传输的比特流。
根据本发明的实施例,所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括:
将剩余比特形成序列T,
所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2),分配方法为:将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上,然后依次交替地分配至另外两路的相应位置上,当所述序列T的所有比特被分配完毕时,则将空余符号分配至尚未分配到的相应的位置上,其中Δ≤M≤3Δ。
根据本发明的实施例,所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2)为:
其中i=0,...,Δ-1,
根据本发明的实施例,所述分量编码器的生成多项式为 Δ=2时,所述比特分配器采用以下准则分配尾比特:
或者所述比特分配器采用以下准则分配尾比特:
或者所述比特分配器采用以下准则分配尾比特:
根据本发明的实施例,所述分量编码器的生成多项式为 Δ=3时,所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号。
根据本发明的实施例,所述分量编码器的生成多项式为 Δ=4时,所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号;
或者所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号。
根据本发明的实施例,所述分量编码器的生成多项式为 Δ=5时,所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号。
根据本发明的实施例,所述分量编码器的生成多项式为 Δ=6时,所述比特分配器采用以下准则分配尾比特:
其中[N]为空余符号。
根据本发明的实施例,所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括:
其中[N]为空余符号,K≤k≤K+m-1。
本发明还公开了一种数据处理方法,包括以下步骤:
输入信息序列A={a0,a1,…,aK-1}经过QPP交织器通过交织函数∏(i)=(f0+f1·i+f2·i2)mod(K)进行交织,得到交织后的序列A∏={a∏(0),a∏(1),…,a∏(K-1)},其中,f0、f1、f2为整数,K表示输入信息序列的长度;
将所述输入信息序列A={a0,a1,…,aK-1}以及交织处理后的序列A∏={a∏(0),a∏(1),…,a∏(K-1)}送入所述分量编码器进行编码,得到2K个信息的校验比特{x0 p,x1 p,…,x2K-1 p},其后,所述分量编码器对所述分量编码器反馈回的m个比特Qm={q2K,q2K+1,…,q2K+m-1}进行编码,得到Qm的校验序列 其中m为所述分量编码器的寄存器的长度;
由输入信息序列、交织后序列、所述分量编码器反馈回的m个比特以及其校验比特,得到信息位比特 尾比特Xq={Qm}以及校验位比特 并输出。
根据本发明的实施例,还包括以下步骤:
将所述输入信息序列A={a
0,a
1,…,a
K-1}以及交织处理后的序列A
∏={a
∏(0),a
∏(1),…,a
∏(K-1)}在输入到所述分量编码器之前进行复接为
其后输入到所述分量编码器。
根据本发明的实施例,所述分量编码器为递归卷积编码器。
根据本发明的实施例,所述递归卷积编码器的生成多项式为
根据本发明的实施例,还包括以下步骤:
将所述信息位比特 尾比特Xq={Qm}以及校验位比特 分成d(0)、d(1)、d(2)三路输出,分配准则为: 其中,k=0,...,K-1,其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后,不足部分以空余符号填充;
子交织器接收一路经所述比特分配器输出的比特流,交织后输出;
比特收集处理器接收所述子交织器输出的比特流后输出;
比特选择和修剪器接收所述比特收集处理器输出的比特流,对空余符号进行丢弃,形成待传输的比特流。
根据本发明的实施例,所述分量编码器的生成多项式为 时,所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括:
将剩余比特形成序列T,
所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2),分配方法为:将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上,然后依次交替地分配至另外两路的相应位置上,当所述序列T的所有比特被分配完毕时,则将空余符号分配至尚未分配到的相应的位置上,其中Δ≤M≤3Δ。
根据本发明的实施例,所述分量编码器的生成多项式为 时,所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括:
其中[N]为空余符号,K≤k≤K+m-1。
相对于现有系统编码、速率匹配中复杂度高、处理延迟较大以及频谱效率较低的问题,本发明减少分量编码器的个数,减少尾比特的数量,采用更加简单高效的编码方法和CBRM速率匹配方法,有效降低了编码和速率匹配的处理延迟,简化编码和速率匹配的复杂度,提高编码和速率匹配的处理速度,提高编码效率和频谱效率。
具体实施方式
下面结合附图和实施例,对本发明的具体实施方式作进一步详细描述:
如图1所示,为本发明数据处理装置实施例的结构示意图。
本发明公开的数据处理装置,包括QPP(Quadratic PermutationPolynomial,二次置换多项式)交织器和分量编码器。
其中,QPP交织器通过交织函数∏(i)=(f0+f1·i+f2·i2)mod(K)将输入信息序列A={a0,a1,…,aK-1}进行交织,得到交织后的序列A∏={a∏(0),a∏(1),…,a∏(K-1)},其中,f0、f1、f2为整数,K表示输入信息序列的长度。
上述交织器为具有偏移量f0的QPP交织器。f0可以为奇数,例如f0=1,f0的绝对值还可以是偶数,其中一种情况为f0=0。
分量编码器将输入信息序列A={a0,a1,…,aK-1}以及交织处理后的序列A∏={a∏(0),a∏(1),…,a∏(K-1)}送入所述分量编码器进行编码,得到2K个信息的校验比特{x0 p,x1 p,…,x2K-1 p},其后,所述分量编码器对所述分量编码器反馈回的m个比特Qm={q2K,q2K+1,…,q2K-m-1}进行编码,得到Qm的校验序列 得到信息位比特 尾比特Xq={Qm}以及校验位比特 并输出,其中m为所述分量编码器的寄存器的长度。
此外,本发明公开的数据处理装置,还包括速率匹配器。
其中,如图4所示,速率匹配器包括:比特分配器、子交织器、比特收集处理器以及比特选择和修剪器。
比特分配器将信息位比特 尾比特Xq={Qm}以及校验位比特 分成d(0)、d(1)、d(2)三路输,分配准则为:
其中,k=0,...,K-1,其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后,不足部分以空余符号填充。在此以[N]表示空余符号,其它地方出现表示同一意义。
子交织器接收一路经所述比特分配器输出的比特流,交织后输出。
比特收集处理器接收所述子交织器输出的比特流后输出。
比特选择和修剪器接收所述比特收集处理器输出的比特流,对空余符号进行丢弃,形成待传输的比特流。
其中,比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括:
将剩余比特形成序列T,
所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2),分配方法为:将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上,然后依次交替地分配至另外两路的相应位置上,当所述序列T的所有比特被分配完毕时,则将空余符号分配至尚未分配到的相应的位置上,其中Δ≤M≤3Δ。
作为本发明的一个实施例,具体分配完成后可以用以下公式表示:
其中i=0,...,Δ-1,
此外,本发明的比特分配器还可以将编码器输出的所有比特,包括信息位比特和校验位比特,按如下方式分配至上述3路信号序列,每路信号序列的长度是Ld=K+m比特:
其中k=0,...,K+m-1。
如图2所示,为本发明的数据处理装置另一个实施例的结构示意图。该数据处理装置还包括复用器,复用器将所述输入信息序列A={a
0,a
1,…,a
K-1}以及经QPP交织器交织处理后的序列A
∏={a
∏(0),a
∏(1),…,a
∏(K-1)}在输入到所述分量编码器之前进行复接为
其后输入到所述分量编码器。
在上述实施例中,分量编码器可以采用递归卷积编码器。优选地,所述分量编码器为递归卷积编码器。具体而言,如图3所示,所述递归卷积编码器的生成多项式为
优选地,所述递归卷积编码器的生成多项式还可以为
显然,分量编码器也可以采用其它编码器,例如非递归的卷积编码器、分组码编码器等。
优选地,所述分量编码器的生成多项式为 时,对尾比特存在多种分配方式:
在Δ=2时,本发明的比特分配器将编码器输出的6个尾比特按如下方式分配至3路,此时每路信号序列的总长度为Ld=K+2:
在Δ=2时,还可以将6个尾比特按如下方式分配至3路:
在Δ=2时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,比特分配器将编码器输出的6个尾比特按如下方式分配至3路,此时每路信号序列的总长度为Ld=K+3:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=3时,还可以将6个尾比特按如下方式分配至3路:
在Δ=4时,本发明的比特分配器将编码器输出的6个尾比特按如下方式分配至3路,此时每路信号序列的总长度为Ld=K+4:
在Δ=4时,还可以将6个尾比特按如下方式分配至3路:
在Δ=5时,本发明的比特分配器将编码器输出的6个尾比特按如下方式分配至3路,此时每路信号序列的总长度为Ld=K+5:
在Δ=6时,本发明的比特分配器将编码器输出的6个尾比特按如下方式分配至3路,此时每路信号序列的总长度为Ld=K+6:
下面结合图2、图3和图4,对本发明公开的数据处理装置的具体工作流程进行详细描述:
(1)使用QPP交织器对输入信息序列A={a0,a1,…,aK-1}进行交织处理,获得经过交织后的数据序列A∏={a∏(0),a∏(1),…,a∏(K-1)}。其中,输入信息序列A包含了K个信息比特。ai(0≤i<K)是序列A的第i个元素,代表第i个信息比特。数据序列A∏也包含了K个信息比特。a∏(i)(0≤i<K)是序列A∏中的第i个元素,对应于输入信息序列A的第∏(i)个元素、或第∏(i)个信息比特,本实施例中的交织器使用的是QPP交织器,QPP交织器的函数表达式为∏(i)=(f0+f1·i+f2·i2)mod K。f0的绝对值可以为奇数,例如f0=1,此外,f0的绝对值还可以是偶数,例如f0=0;
(2)初始化分量编码器的寄存器,将寄存器设置为全“0”;
(3)在时刻0到K-1,将开关T1连接至通路“1”,分量编码器开始对输入信息序列A={a0,a1,…,aK-1}进行编码,得到校验序列{x0 p,x1 p,…,xK p;
(4)在时刻K到2K-1,将开关T1从通路“1”断开,并连接至通路“2”,分量编码器接着对序列A∏={a∏(0),a∏(1),…,a∏(K-1)}进行编码,得到校验序列{xK p,xK+1 p,…,x2K-1 p};
(5)在时刻2K到2K+2,将开关从通路“2”断开,并连接至通路“3”,分量编码器接着对分量编码器反馈回路Xq中的第2K、2K+1和2K+2个反馈比特{x2K q,x2K+1 q,x2K+2 q}进行编码,得到校验序列{x2K p,x2K+1 p,x2K+2 p};
(6)本发明在分量编码器完成编码时,得到编码的系统信息比特{x0 s,x1 s,…,xK-1 s}、3个尾比特{x2K q,x2K+1 q,x2K+2 q}和校验比特{x0 p,x1 p,…,x2K-1 p}、3个尾比特的校验比特{x2K p,x2K+1 p,x2K+2 p};
(7)将信息位比特Xs、校验位比特Xp以及尾比特Xq输入到速率匹配器,采用本发明提出的上述方案形成待传输的比特流。
在上述实施例中,只采用一个分量编码器,同时减少尾比特的数量,通过采用更加简单高效的编码方法和CBRM速率匹配方法,有效降低了编码和速率匹配的处理延迟,简化编码和速率匹配的复杂度,提高编码和速率匹配的处理速度,提高编码效率和频谱效率。
如图5所示,本发明还公开了一种数据处理方法。本发明公开的方法包括以下步骤:
S501:输入信息序列进行交织处理。
在步骤S501中,输入信息序列A={a0,a1,…,aK-1}经过QPP交织器通过交织函数∏(i)=(f0+f1·i+f2·i2)mod(K)进行交织,得到交织后的序列A∏={a∏(0),a∏(1),…,a∏(K-1)},其中,f0、f1、f2为整数,K表示输入信息序列的长度。
S502:将输入信息序列以及交织处理后的序列送入分量编码器进行编码,得到校验比特,其后,对分量编码器反馈回的m个比特进行编码,得到这m个比特的校验序列。
在步骤S502中,将输入信息序列A={a0,a1,…,aK-1}以及交织处理后的序列A∏={a∏(0),a∏(1),…,a∏(K-1)}送入所述分量编码器进行编码,得到2K个信息的校验比特{x0 p,x1 p,…,x2K-1 p},其后,所述分量编码器对所述分量编码器反馈回的m个比特Qm={q2K,q2K+1,…,q2K+m-1}进行编码,得到Qm的校验序列 其中m为所述分量编码器的寄存器的长度。
此外,在上述步骤中,还可以将所述输入信息序列A={a0,a1,…,aK-1}以及交织处理后的序列A∏={a∏(0),a∏(1),…,a∏(K-1)}在输入到所述分量编码器之前进行复接为其后输入到所述分量编码器。
在上述步骤中,分量编码器可以采用递归卷积编码器。优选地,所述分量编码器为递归卷积编码器。具体而言,所述递归卷积编码器的生成多项式为
优选地,所述递归卷积编码器的生成多项式还可以为
显然,分量编码器也可以采用其它编码器,例如非递归的卷积编码器、分组码编码器等。
S503:将比特序列形成信息位比特、尾比特和校验位比特输出。
在步骤S503中,由输入信息序列、交织后序列、所述分量编码器反馈回的m个比特以及其校验比特,得到信息位比特 尾比特Xq={Qm}以及校验位比特 并输出。
此外,在步骤S503中,还包括以下步骤:
将信息位比特 尾比特Xq={Qm}以及校验位比特 分成d(0)、d(1)、d(2)三路输出,分配准则为: 其中,k=0,...,K-1,其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后,不足部分以空余符号填充;
子交织器接收一路经所述比特分配器输出的比特流,交织后输出;
比特收集处理器接收所述子交织器输出的比特流后输出;
比特选择和修剪器接收所述比特收集处理器输出的比特流,对空余符号进行丢弃,形成待传输的比特流。
具体而言,当分量编码器的生成多项式为 时,所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括:
将剩余比特形成序列T,
所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2),具体分配方法为:将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上,然后依次交替地分配至另外两路的相应位置上,当所述序列T的所有比特被分配完毕时,则将空余符号分配至尚未分配到的相应的位置上,其中Δ≤M≤3Δ。
此外,比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后还可以采用以下准则进行:
其中[N]为空余符号,K≤k≤K+m-1。
在上述方法中,数据处理只采用一个分量编码器,同时减少尾比特的数量,通过采用更加简单高效的编码方法和CBRM速率匹配方法,有效降低了编码和速率匹配的处理延迟,简化编码和速率匹配的复杂度,提高编码和速率匹配的处理速度,提高编码效率和频谱效率。
图6为实现本发明数据处理方法的电子设备的结构示意图。在图6中,用户设备610通过访问接入网620实现通信。其中,用户设备610包括数据处理器613,连接数据处理器613的存储器612,以及能接收和发送的无线收发器614,用户设备610通过无线收发器614实现与接入网620的双向通信。存储器612储存着程序611。接入网620包括数据处理器623,连接数据处理器623的存储器622,以及能接收和发送的无线收发器624,接入网620通过无线收发器624实现与用户设备610的双向通信。存储器622储存着程序621。其中接入网620通过数据通道连接到一个或多个外部网络或系统,例如是移动通信网络或Internet,由于所述部分内容是本领域的公知技术,因此在图6中未画出。
数据处理器613和数据处理器623执行对应的程序611、程序621,程序611、程序621中包括的程序指令用于执行本发明上述阐述的实施例,实现本发明的数据处理方法。本发明的实施例可以通过用户设备610和接入网620中的数据处理器613和数据处理器623执行计算机软件程序实现,或者通过硬件、通过软件与硬件相结合的形式实现。
更具体而言,在上述实施例中,执行本发明的数据处理方法的实现形式包括但是不限于DSP(Digital Signal Processing,数字信号处理器)、FPGA(Field Programmable Gate Array,现场可编程门阵列)、ASIC(ApplicationSpecific Integrated Circuit,专用集成电路)等具体实现方式。
显然,本实施例中的用户设备610包括但不限于以下设备:手机、个人数字助理PDA、便携电脑等用户终端设备。本实施例中的接入网620包括但不限于以下设备:基站、无线局域网的接入点AP(Access Point)等相关连接用户所访问的系统的接入网设备。
基于上述的数据处理方法,本发明还提出一种计算机程序,用于执行上述实施例中的数据处理方法。
基于上述的数据处理方法,本发明还提出一种可读计算机介质,用于承载执行上述实施例中的数据处理方法的计算机程序。
在这里所用的“可读计算机介质”术语指任何提供用于执行的程序给数据处理器的介质。这样一种介质可以有多种形式,包括但是不限于非易失性介质、易失性介质、传输介质。非易失性介质包括例如象存储设备的光盘或磁盘,易失性介质包括象主存储器的动态存储器。
传输介质包括同轴电缆、铜线和光纤,包括包含总线的线路。传输介质也能采用声学的、光学的、或电磁波的形式,如那些在射频(RF)和红外(IR)数据通信中产生的。可读计算机介质的通用形式包括例如软盘、软碟、硬盘、磁带,任何其它的磁介质,CD-ROM、CDRW、DVD,任何其它的光介质,穿孔卡片、纸带、光学侧标纸。任何带洞的或带可辨认标记的物理介质,RAM、PROM、和EPROM、FLASH-EPROM,任何其它的存储片或卡带,载波、或任何其它计算机可读的介质。不同形式的计算机可读介质可用于给数据处理器提供用于执行的程序。例如,用于实现至少本发明的部分的程序可以最初产生在一个远程计算机的磁盘上。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。