CN101740476A - 双镶嵌结构的形成方法 - Google Patents

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Abstract

本发明公开了一种双镶嵌结构的形成方法,包括步骤:提供表面具有导电结构的衬底;在所述衬底上形成第一介质层;在所述第一介质层上形成通孔图形;以所述通孔图形为掩膜进行第一刻蚀;在已形成通孔开口的所述衬底上覆盖第二介质层;对所述第二介质层进行第二刻蚀;在进行第二刻蚀后的所述衬底上覆盖第三介质层;在所述第三介质层上形成沟槽图形;以所述沟槽图形为掩膜进行第三刻蚀,形成沟槽;去除形成沟槽后的所述衬底上残留的所述第二介质层和第三介质层;在所述通孔开口和沟槽内填充金属,形成双镶嵌结构。采用本发明的双镶嵌结构的形成方法,可以避免采用现有方法形成的双镶嵌结构中出现的斜坡及凸起问题,提高了双镶嵌结构的形成质量。

Description

双镶嵌结构的形成方法
技术领域
本发明涉及半导体制造技术领域,特别涉及一种双镶嵌结构的形成方法。
背景技术
随着集成电路的制作向超大规模集成电路(ULSI)发展,内部的电路密度越来越大,所含元件数量不断增加,使得晶片的表面无法提供足够的面积来制作所需的互连线(Interconnect)。因此,为了配合元件缩小后所增加的互连线需求,两层以上的多层金属互连线的设计,成为超大规模集成电路技术所必须采用的方法。其中,进入0.18微米工艺技术后,常采用铜和低介电常数(低k值,low dielectric constant)介质层的双镶嵌结构,其可以减小金属电阻及芯片的互连延迟,已成为高集成度、高速逻辑集成电路芯片制造的最佳方案。
双镶嵌结构通过在层间介质层内刻蚀形成通孔和沟槽,填充入导电材料,并利用化学机械研磨方法去除额外的导电材料,实现既能为每一金属层产生通孔又能产生引线。
下面简单介绍一种常用的双镶嵌结构的形成方法,图1至6为说明现有的双镶嵌结构形成方法的器件剖面示意图。图1为现有的双镶嵌结构形成方法中形成通孔图形后的器件剖面示意图,如图1所示,先在要形成双镶嵌结构的衬底101上沉积一层刻蚀停止层102,再在该刻蚀停止层102上沉积第一介质层103。接着,在第一介质层103上涂布光刻胶进行图形化处理,形成通孔图形105。
图2为现有的双镶嵌结构形成方法中形成通孔开口后的器件剖面示意图,如图2所示,以光刻胶为掩膜对介质层103进行刻蚀形,在第一介质层103内形成了通孔开口105。
图3为现有的双镶嵌结构形成方法中形成沟槽图形后的器件剖面示意图,如图3所示,形成通孔开口后,在第一介质层103上及通孔开口105内覆盖了第二介质层106。接着,再利用光刻技术在第二介质层106上定义出沟槽图形107。
由于衬底上图形的密集度不同,该第二介质层106的形成会存在负载效应,难以得到高平整度的表面。如图3中所示,在图形密集区的第二介质层106厚度较薄,图形疏松区的第二介质层106厚度较厚。
图4为现有的双镶嵌结构形成方法中形成沟槽后的器件剖面示意图,如图4所示,刻蚀未被光刻胶保护的第二介质层106及部分第一介质层103,形成与至少一个通孔开口相连的沟槽108。
由于第二介质层106的厚度不均匀,在刻蚀形成沟槽时会出现一些形变问题。在图形密集区域,因第二介质层106较薄,会出现如图5中所示的斜坡111;在图形疏松区域,因第二介质层106较厚,可能会出现图5中所示的凸起112。
图5为现有的双镶嵌结构形成方法中形成双镶嵌开口后的器件剖面示意图,如图5所示,去除通孔开口105内及第一介质层103表面的第二介质层106,形成由通孔开口105及沟槽108组成的双镶嵌开口。
图6为现有的双镶嵌结构形成方法中形成双镶嵌结构后的器件剖面示意图,如图6所示,将通孔开口105底部的刻蚀停止层102去除,在通孔和沟槽内填充铜金属109,形成双镶嵌结构。
因图中所示的斜坡111和凸起112等异常情况的存在,使得填充金属前在双镶嵌开口内形成的阻挡层TaN的形成质量较差,如,其在形成斜坡111的侧壁处会较薄,导致其在所填充的金属与侧壁之间的隔离效果变差,最终使得形成的双镶嵌结构的接触电阻值变大。
2004年11月10日公开的公开号为CN1545726的中国专利申请公开了一种铜通孔的形成方法,该方法通过改变位于通孔的粘附层的结构来增强通孔和铜层之间的粘附力,解决其在热处理后出现的开路问题。但该方法并不能有效解决上述因双镶嵌开口出现形变而导致的双镶嵌结构质量变差的问题。
发明内容
本发明提供一种双镶嵌结构的形成方法,以改善利用现有形成方法形成的双镶嵌结构质量较差的现象。
为达到上述目的,本发明提供一种双镶嵌结构的形成方法,包括步骤:
提供表面具有导电结构的衬底;
在所述衬底上形成第一介质层;
在所述第一介质层上形成通孔图形;
以所述通孔图形为掩膜进行第一刻蚀,在所述第一介质层内形成通孔开口;
在已形成通孔开口的所述衬底上覆盖第二介质层,且其厚度至少填满所述通孔开口;
对所述第二介质层进行第二刻蚀,至衬底上所述通孔开口以外的区域曝露出所述第一介质层;
在进行第二刻蚀后的所述衬底上形成第三介质层;
在所述第三介质层上形成沟槽图形;
以所述沟槽图形为掩膜进行第三刻蚀,形成沟槽,且所述沟槽下方至少有一个所述通孔开口;
去除形成沟槽后的所述衬底上残留的所述第二介质层和第三介质层;
在所述通孔开口和沟槽内填充金属,形成双镶嵌结构。
其中,所述第二刻蚀的腔室压力可以设置在150至250mTorr之间,所述第二刻蚀的功率可以设置在20至100W之间。
与现有技术相比,本发明具有以下优点:
本发明的双镶嵌结构的形成方法,采用了形成第二介质层后,将其回刻至第一介质层,再重新形成第三介质层的方法,提高了衬底表面的平整度,避免了采用现有方法形成的双镶嵌结构中出现的斜坡及凸起问题,提高了双镶嵌结构的形成质量。
本发明的双镶嵌结构的形成方法,在回刻第二介质层时采用了较高的腔室压力,较低的功率,确保回刻后图形密集区域与疏松区域表面均基本平齐,进一步提高了双镶嵌结构的形成质量。
附图说明
图1为现有的双镶嵌结构形成方法中形成通孔图形后的器件剖面示意图;
图2为现有的双镶嵌结构形成方法中形成通孔开口后的器件剖面示意图;
图3为现有的双镶嵌结构形成方法中形成沟槽图形后的器件剖面示意图;
图4为现有的双镶嵌结构形成方法中形成沟槽后的器件剖面示意图;
图5为现有的双镶嵌结构形成方法中形成双镶嵌开口后的器件剖面示意图;
图6为现有的双镶嵌结构形成方法中形成双镶嵌结构后的器件剖面示意图;
图7为本发明具体实施例中双镶嵌结构形成方法的流程图;
图8为本发明具体实施例中形成通孔图形后的器件剖面示意图;
图9为本发明具体实施例中形成通孔开口后的器件剖面示意图;
图10为本发明具体实施例中形成第二介质层后的器件剖面示意图;
图11为本发明具体实施例中进行第二刻蚀后的器件剖面示意图;
图12为本发明具体实施例中形成第三介质层后的器件剖面示意图;
图13为说明本发明具体实施例中形成沟槽图形后的器件剖面图;
图14为说明本发明具体实施例中形成沟槽后的器件剖面示意图;
图15为说明本发明具体实施例中形成双镶嵌开口后的器件剖面示意图;
图16为本发明具体实施例中形成双镶嵌结构后的器件剖面示意图;
图17为采用传统方法和本发明具体实施例方法形成的双镶嵌结构对比图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
本发明的处理方法可以被广泛地应用于各个领域中,并且可利用许多适当的材料制作,下面是通过具体的实施例来加以说明,当然本发明并不局限于该具体实施例,本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。
其次,本发明利用示意图进行了详细描述,在详述本发明实施例时,为了便于说明,表示器件结构的剖面图会不依一般比例作局部放大,不应以此作为对本发明的限定,此外,在实际的制作中,应包含长度、宽度及深度的三维空间尺寸。
由于衬底表面图形的密集度不同,在形成双镶嵌结构时,易在双镶嵌开口边缘处形成图5中所示的斜坡111或凸起112,导致双镶嵌结构的形成质量下降。为此,本发明提供了一种新的双镶嵌结构形成方法,包括步骤:
提供表面具有导电结构的衬底;
在所述衬底上形成第一介质层;
在所述第一介质层上形成通孔图形;
以所述通孔图形为掩膜进行第一刻蚀,在所述第一介质层内形成通孔开口;
在已形成通孔开口的所述衬底上覆盖第二介质层,且其厚度至少填满所述通孔开口;
对所述第二介质层进行第二刻蚀,至衬底上所述通孔开口以外的区域曝露出所述第一介质层;
在进行第二刻蚀后的所述衬底上形成第三介质层;
在所述第三介质层上形成沟槽图形;
以所述沟槽图形为掩膜进行第三刻蚀,形成沟槽,且所述沟槽下方至少有一个所述通孔开口;
去除形成沟槽后的所述衬底上残留的所述第二介质层和第三介质层;
在所述通孔开口和沟槽内填充金属,形成双镶嵌结构。
其中,所述第二刻蚀的腔室压力可以设置在150至250mTorr之间,所述第二刻蚀的功率可以设置在20至100W之间。
其中,所述第二介质层利用旋涂方法形成,如所述第二介质层可以为采用旋涂方法形成的DUO材料。其厚度可以在3000至之间。
其中,所述第三介质层与第二介质层所用材料相同。且所述第三介质层的厚度可以在3000至
Figure G2008102257594D0000062
之间。
其中,所述导电结构由金属铜形成。
其中,所述第一介质层由黑钻石材料形成。
图7为本发明具体实施例中双镶嵌结构形成方法的流程图,图8至图16为说明本发明具体实施例中双镶嵌结构形成方法的器件结构剖面示意图,下面结合图7至图16对本发明的具体实施例进行详细介绍。
步骤701:提供表面具有导电结构的衬底。
本实施例中的衬底可以为已形成金属氧化物半导体晶体管的衬底,也可以为已形成底层的金属连线结构的衬底,对于后者,通常其金属连线结构(即导电结构)由铜金属形成。
步骤702:在所述衬底上形成第一介质层。
为提高刻蚀图形在刻蚀深度方面的均匀性、一致性,通常形成第一介质层803之前,会先在衬底上生长一层刻蚀停止层802。在0.13μm以上的工艺中,该层一般采用氮化硅材料,在0.13μm以下的工艺中,为与低k值的介质材料更好匹配,该刻蚀停止层通常为含氮或含氧的碳化硅层。
本实施例中,双镶嵌结构中的第一介质层803选用了低k值的介质材料,如利用化学气相沉积方法形成的掺氟的氧化硅(FSG),掺碳的氧化硅(CDO),未掺杂的氧化硅(USG)层,或者采用旋涂的方式(SOD)利用液态的胶状氧化硅基材料形成的多孔介质层等。本实施例中选用的是具有低k值的化学气相沉积方法制成的黑钻石(BD,Black Diamond)材料。其的厚度通常可以设置在3500至8000
Figure G2008102257594D0000071
之间,如为3500、4000、6500或8000
Figure G2008102257594D0000072
步骤703:在所述第一介质层上形成通孔图形
图8为本发明具体实施例中形成通孔图形后的器件剖面示意图,如图8所示,在第一介质层803上利用光刻胶定义了通孔图形804。
本实施例中,是直接以光刻胶为掩膜对通孔进行刻蚀的,在本发明的其他实施例中,还可以在第一介质层803上再形成一层硬掩膜层,如可以生长一层氮化硅层作为硬掩膜(图中未示出)。先对该硬掩膜进行图形化处理,再以其为掩膜对其下的第一介质层803进行刻蚀形成通孔开口;或者在对该硬掩膜层进行图形化后,再以光刻胶及该硬掩膜层一起作为掩膜进行通孔开口的刻蚀,该硬掩膜层的存在,可以令形成的通孔开口边缘形状更好。
另外,为了提高光刻质量,在本发明的其它实施例中,还可以在第一介质层803上生长一层抗反射层(图中未示出,在后续工艺处理中,可将其视为第一介质层803的一部分与第一介质层803作相同处理)。
步骤704:以所述通孔图形为掩膜进行第一刻蚀,在所述第一介质层内形成通孔开口。
图9为本发明具体实施例中形成通孔开口后的器件剖面示意图,如图9所示,本步刻蚀后在第一介质层803内形成了通孔开口805。由于下层的刻蚀停止层802的刻蚀速率要远小于第一介质层803的刻蚀速率,本步刻蚀会停止于刻蚀停止层802内。
本实施例中,还对该第一刻蚀工艺所用的工艺条件进行了优化,以达到较好的刻蚀效果。优化后的工艺条件包括:使用包含C4F8和O2的刻蚀气体,且二者的流量比可以在4∶1至1∶1之间,如为2∶1。例如,可以将C4F8的流量设置在15sccm,O2的流量设置在5sccm。
除C4F8和O2刻蚀气体外,优化后的第一刻蚀工艺中还可以通入CH2F2及Ar气体,具体地,可将CH2F2的流量设置在5至15sccm之间,如为5、10或15sccm;将Ar的流量设置在300至600sccm之间,如为300、450或600sccm。
本实施例中,该第一刻蚀过程中的腔室压力设置在20至80mTorr之间,如为20、60或80mTorr;RF电源功率设置在2000至2500W之间,如为2000、2200或2500W。
步骤705:在已形成通孔开口的所述衬底上覆盖第二介质层,且其厚度至少填满所述通孔开口。
图10为本发明具体实施例中形成第二介质层后的器件剖面示意图,如图10所示,第一刻蚀完成后,去除了残留的光刻胶,接着,在第一介质层803上及通孔开口805内覆盖了第二介质层806,该第二介质层806的厚度至少要填满所述通孔开口,通常其厚度可以在3000至
Figure G2008102257594D0000091
之间,如为
Figure G2008102257594D0000093
等。
本实施例中,为了较好地填充通孔开口805,该第二介质层806采用了利用旋涂方法形成的DUO材料层,在本发明的其它实施例中,也可以采用其它材料或其它方法形成该第二介质层806,如可以在低温下利用化学沉积的方法生长氧化硅层或氮氧化硅层作为第二介质层806。
由图10中可以看到,在第二介质层806形成后,对于衬底上图形密集度不同的区域,该第二介质层806的厚度是不同的,这样,在形成第二介质层后衬底表面仍会存在凹凸不平,后面刻蚀时易在开口边缘形成斜坡或凸起,导致形成的双镶嵌结构质量较差,尤其不能满足小尺寸器件的制作要求。为此,本实施例增加了对第二介质层进行回刻的步骤。
步骤706:对所述第二介质层进行第二刻蚀,至衬底上所述通孔开口以外的区域曝露出所述第一介质层。
图11为本发明具体实施例中进行第二刻蚀后的器件剖面示意图,如图11所示,第二刻蚀完成后,衬底上除通孔开口805以外的区域曝露出第一介质层803,通孔开口内则仍填充满第二介质层806。可以看到,本步第二刻蚀完成后,图形密集区域与疏松区域的表面均基本平齐,衬底表面达到了较高的平整度。
为确保本步刻蚀后,图形密集区域与疏松区域的表面均基本平齐,且通孔开口内的第二介质层806仍基本保持完好,本实施例对本步第二刻蚀的工艺条件进行了优化处理,采用了高腔室压力、低功率的工艺条件,在实现图形密集区域与疏松区域表面基本平齐的前提下,较好地保持了通孔开口内第二介质层806的完整性。
本步第二刻蚀优化后的工艺条件包括:将腔室压力设置在150至250mTorr之间,如为150mTorr、180mTorr、200mTorr、220mTorr或250mTorr等。将功率设置在20至100W之间,如为20W、40W、60W、80W或100W等。
另外,本步刻蚀不需要事先形成光刻胶掩膜,对其在刻蚀过程中产生聚合物的多少也没有严格的要求,因而对其刻蚀气体的选择也相对灵活,可以选择各种刻蚀气体,如CF4、CHF3、CH2F2等中的任一种或几种的组合。还可以加入氧气、氮气、氦气等任一种或多种辅助气体。如,本实施例中,可以在刻蚀过程中通入CF4作为刻蚀气体,同时通入氧气、氮气、氦气作为辅助气体。
步骤707:形成第三介质层。
图12为本发明具体实施例中形成第三介质层后的器件剖面示意图,如图12所示,经过回刻处理,衬底表面的平整度已大为改善,可以进行后续的工艺。本实施例中,还在衬底上形成了第三介质层810,其可以作为底部抗反射层(BARC,Bottom Anti-reflective Coating)使用,有利于提高光刻质量,形成较好的线宽。
本实施例中,该第三介质层810采用了与第二介质层806相同的材料,均为利用旋涂方法形成的DUO材料层,在本发明的其它实施例中,该第三介质层810还可以采用其它材料形成,如利用低温化学气相沉积方法形成的氮氧化硅材料等。
本实施例中,该第三介质层810的厚度可以设置在3000至
Figure G2008102257594D0000101
之间,如为
Figure G2008102257594D0000102
Figure G2008102257594D0000103
等。
在本发明的其它实施例中,还可以在第三介质层810上再形成一层硬掩膜层,如可以生长一层氮化硅层作为硬掩膜(图中未示出)。其可以在进行沟槽的刻蚀时与光刻胶一起作为掩膜使用,以加强对下层材料的保护,令形成的沟槽边缘形状更好。
步骤708:在所述第三介质层上形成沟槽图形。
图13为说明本发明具体实施例中形成沟槽图形后的器件剖面图,如图13所示,本步通常是利用光刻技术在第三介质层810上定义出沟槽的图形807。
采用本实施例上述方法进行处理后,衬底表面平整度有所提高,本步光刻形成的沟槽图形质量也会相应有所提高,这对提高最终形成的双镶嵌结构的质量同样有利。
步骤709:以所述沟槽图形为掩膜进行第三刻蚀,形成沟槽,且所述沟槽下方至少有一个所述通孔开口。
图14为说明本发明具体实施例中形成沟槽后的器件剖面示意图,如图14所示,利用干法刻蚀技术刻蚀未被光刻胶保护的第三介质层810及部分第二介质层806和第一介质层803,形成与至少一个通孔开口805相连的沟槽808。
采用本实施例的上述方法后,衬底表面无论图形密集区域或疏松区域的第三介质层的厚度都均匀一致。不会再出现如图5中所示的斜坡111或凸起112。形成了边缘质量较为理想的沟槽808。
步骤710:去除形成沟槽后的所述衬底上残留的所述第二介质层和第三介质层。
图15为说明本发明具体实施例中形成双镶嵌开口后的器件剖面示意图,如图15所示,去除残留的光刻胶图形后,再去除第一介质层803表面留下的第三介质层810及通孔开口805内余下的第二介质层806后,形成了形状较为规则的双镶嵌开口。
另外,形成双镶嵌开口的沟槽808下方的通孔805可以有一个或多个,具体地,可以根据电路的功能设计安排每一个沟槽下所对应的通孔的情况,通常至少会有一个。
步骤711:在所述通孔开口和沟槽内填充金属,形成双镶嵌结构。
图16为本发明具体实施例中形成双镶嵌结构后的器件剖面示意图,如图16所示,去除通孔开口805底部残留的刻蚀停止层802,再利用电化学镀(ECP,Electro Chemical Plating)的方法在通孔开口805和沟槽808内填充铜金属809,利用化学机械研磨(CMP,Chemical MechanicalPolishing)方法去除双镶嵌开口外的多余铜金属,形成了双镶嵌结构。
图17为采用传统方法和本发明具体实施例方法形成的双镶嵌结构对比图,图中1701为采用传统方法形成的双镶嵌结构,1702为采用本发明具体实施例方法形成的双镶嵌结构。观察图17中圆圈所示区域可以看到,采用传统方法形成的双镶嵌结构,在图形密集区,其边缘明显为斜坡状;而采用本发明具体实施例方法形成的双镶嵌结构,在图形密集区,其边缘仍能保持得较为完好。
本实施例中,第一介质层803由一种介质材料形成,在本发明的其它实施例中,该第一介质层803还可以由多层介质材料组成,如可以包括一层BD材料层,一层USG材料层等。其形成双镶嵌结构的具体实施步骤与思路均和本发明具体实施例中的相似,在本发明上述实施例的启示下,这一应用的延伸对于本领域普通技术人员而言是易于理解和实现的,在此不再赘述。
采用本发明具体实施例形成的双镶嵌结构,无论在图形密集区域还是疏松区域,均能形成形状较为完整的双镶嵌开口,不会再出现斜坡及凸起问题。采用本发明具体实施例形成的双镶嵌结构,可以提高填充金属前在双镶嵌开口内形成的阻挡层TaN的形成质量,改善其在所填充的金属与侧壁之间的隔离效果,最终提高了双镶嵌结构的形成质量。
本发明虽然以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以做出可能的变动和修改,因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种双镶嵌结构的形成方法,其特征在于,包括步骤:
提供表面具有导电结构的衬底;
在所述衬底上形成第一介质层;
在所述第一介质层上形成通孔图形;
以所述通孔图形为掩膜进行第一刻蚀,在所述第一介质层内形成通孔开口;
在已形成通孔开口的所述衬底上覆盖第二介质层,且其厚度至少填满所述通孔开口;
对所述第二介质层进行第二刻蚀,至衬底上所述通孔开口以外的区域曝露出所述第一介质层;
在进行第二刻蚀后的所述衬底上形成第三介质层;
在所述第三介质层上形成沟槽图形;
以所述沟槽图形为掩膜进行第三刻蚀,形成沟槽,且所述沟槽下方至少有一个所述通孔开口;
去除形成沟槽后的所述衬底上残留的所述第二介质层和第三介质层;
在所述通孔开口和沟槽内填充金属,形成双镶嵌结构。
2.如权利要求1所述的形成方法,其特征在于:所述第二刻蚀的腔室压力在150至250mTorr之间。
3.如权利要求1所述的形成方法,其特征在于:所述第二刻蚀的功率在20至100W之间。
4.如权利要求1所述的形成方法,其特征在于:所述第二介质层利用旋涂方法形成。
5.如权利要求4所述的形成方法,其特征在于:所述第二介质层为DUO材料。
6.如权利要求4所述的形成方法,其特征在于:所述第二介质层的厚度在3000至
Figure F2008102257594C0000021
之间。
7.如权利要求1所述的形成方法,其特征在于:所述第三介质层与第二介质层所用材料相同。
8.如权利要求1或7所述的形成方法,其特征在于:所述第三介质层的厚度在3000至之间。
9.如权利要求1所述的形成方法,其特征在于:所述导电结构由金属铜形成。
10.如权利要求1所述的形成方法,其特征在于:所述第一介质层由黑钻石材料形成。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102364670A (zh) * 2011-09-15 2012-02-29 上海华力微电子有限公司 金属铜大马士革互联结构的制造方法
CN102403263A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 双大马士革结构中的沟槽刻蚀方法
CN102412196A (zh) * 2011-09-15 2012-04-11 上海华力微电子有限公司 金属铜大马士革互联结构的制造方法
CN102891133A (zh) * 2011-07-22 2013-01-23 精材科技股份有限公司 晶片封装体及其形成方法
CN103050433A (zh) * 2011-10-17 2013-04-17 中芯国际集成电路制造(上海)有限公司 半导体的接触孔结构及其制作方法
US8951836B2 (en) 2010-03-11 2015-02-10 Xintec, Inc. Chip package and method for forming the same
US9184092B2 (en) 2010-03-11 2015-11-10 Xintec Inc. Chip package and method for forming the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1855418B (zh) * 2005-04-20 2010-05-12 上海集成电路研发中心有限公司 应用大马士革工艺制造集成电路的方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8951836B2 (en) 2010-03-11 2015-02-10 Xintec, Inc. Chip package and method for forming the same
US9184092B2 (en) 2010-03-11 2015-11-10 Xintec Inc. Chip package and method for forming the same
CN102403263A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 双大马士革结构中的沟槽刻蚀方法
CN102403263B (zh) * 2010-09-17 2014-06-04 中芯国际集成电路制造(北京)有限公司 双大马士革结构中的沟槽刻蚀方法
CN102891133A (zh) * 2011-07-22 2013-01-23 精材科技股份有限公司 晶片封装体及其形成方法
CN102891133B (zh) * 2011-07-22 2016-04-20 精材科技股份有限公司 晶片封装体及其形成方法
CN102364670A (zh) * 2011-09-15 2012-02-29 上海华力微电子有限公司 金属铜大马士革互联结构的制造方法
CN102412196A (zh) * 2011-09-15 2012-04-11 上海华力微电子有限公司 金属铜大马士革互联结构的制造方法
CN103050433A (zh) * 2011-10-17 2013-04-17 中芯国际集成电路制造(上海)有限公司 半导体的接触孔结构及其制作方法

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