CN101729073B - 高速Sigma-Delta调制方法和调制器 - Google Patents

Abstract

高速Sigma-Delta调制方法和调制器，一种高速Sigm-Delta调制方法，基于现有技术的4阶MUSH结构的Sigma-Delta调制器，利用时钟电路同步并行工作可以提升电路速度的原理，提升MUSH结构的Sigma-Delta调制器的工作速度，把4级累加器串行工作方式改变为分段式并行工作方式，从而使得此结构调制器的工作速度得以有较大的提升，使得此结构Sigma-Delta调制器高速工作的可靠性得以提升。同现有技术相比较，本发明的调制方法有益效果在于：提升了MUSH结构的Sigma-Delta调制器的工作速度，使得4阶Sigma_Delta调制器也能在线宽较宽的工艺上较快地工作。一方面，可以提高产品设计的可靠性、稳定性；另外，较大程度上弱化了Sigma-Delta调制器的工作速度受工艺线宽的影响和限制，从而方便使用者选择更低成本的工艺进行产品设计。

Description

高速Sigma-Delta调制方法和调制器

技术领域：本发明涉及信号处理，涉及小数分频频率综合器设计，以及从模拟值转换数字值调制或相反转换，特别是涉及提高速度的Sigma-Delta调制方法和调制器技术。

背景技术近几十年来，无线通信事业迅猛发展，要求设备制造厂商开发出低成本、低功耗、高性能的射频通信集成电路IC。无线通信市场的蓬勃发展，造成了射频频段频谱(＞300MHz)的使用越来越拥挤，而且为了保证通信系统工作的高度稳定和可靠，对于目前在此频率段工作的众多无线通信系统的射频前端而言，具有切换速度快、相位噪声低、频率解析度高以及消耗功率低的稳定的本地振荡信号成为有效提升系统性能的关键，尤其是那些利用相位及频率作为调节变量的有几百条通信信道的时分多址TDMA系统，如TD-SCDMA、GSM、DECT、Zigbee等，更是对优秀的频率合成技术有着明显而迫切的需要。

频率合成器在无线通信中扮演了极为重要的角色，目前常用的频率合成技术是锁相环PLL频率合成，用以提供一个频率稳定且准确的高质量的本振信号。

所谓频率合成器，也可以称为频率综合器，简称为频综，是由一个或几个具有低噪声、高频率解析度和高稳定性的参考时钟频率源经过电路上的混频、倍频或分频等来实现数学意义上的加、减、乘、除等四则运算，而得到的具有更高稳定性、更低噪声、高频率解析度的频率源。低相位噪声、高频谱纯度、高频率切换速度、高频率解析度、低功耗、频率可变范围宽已成为目前频率合成器发展的主要趋势。以上指标中又以频率切换时间(或锁定时间)、相位噪声、突波水平最为关键。

对于一个频率合成器而言，提高环路带宽有利于提高频率切换速度，并且能有效地抑制在环路带宽内的压控振荡器VC0的相位噪声。以前的频率合成器采用的是整数分频(Integer-N)方式，合成的频率必须是输入参考频率的整数倍，由于环路带宽的限制，参考频率不能低，这样我们就会以牺牲频率解析度的代价提高环路带宽，而通常通信系统的信道间隔是很小的，所以这样的频率合成器无法同时满足切换时间、相位噪声、频率解析度的要求。在兼顾以上三者的要求，并且可以达到较低功耗及成本的考虑下，小数分频频率合成器已成为目前无线通信应用中的最佳选择。

小数分频频率合成器能提供为分数的除频数(或分频系数)，这使得频率合成器的参考频率能够大于信道间隔，在不牺牲频率解析度的要求下，保持较高的参考频率，这样可以减小除频数、提高环路带宽、减小相位噪声。

小数分频频率合成器的设计中，通常用一个双模预置分频器(dual modulus prescaler)代替整数分频器中的整数分频器，通过一个累加器的溢出不断切换双模预置分频器的分频值来达到一个分数的除频值。单独看这样的小数分频频率合成器的除频数每一鉴相周期都是整数，而只是长期平均是一个分数，这样在鉴相鉴频器PFD的输入就会产生周期变化的信号相位差，鉴相鉴频器PFD的输出就会有锯齿状的误差，通常称为量化误差，这种锯齿波状的量化差很难被环路低通滤波器滤除，这种周期性的干扰噪声会对压控振荡器VC0产生调制，使得在载波频率(或中心频率)两旁对称出现分数突波，这是传统小数分频频率合成器最大的问题。

为了解决小数分频频率合成器产生的相位噪声、分数突波，改善频率合成器的噪声性能，人们采用各种方法来消除相位噪声和突波。现在人们普遍采用的做法是将已经广泛应用于ADC/DAC的∑Δ调制器(∑Δmodulator)技术运用到频率合成器中。利用噪声整形性能将分数除频产生的量化噪声推向高频，并由环路的低通滤波器滤除，从而有效的改善了小数分频频率合成器的噪声性能，抑制了分数突波。

以图2所示现在普遍使用的三阶MUSH(Multi-stage noise shaping，多级级联噪声整形)1-1-1结构的∑Δ调制器为例，所有的加法器是串行工作的(图2中点画线所示)，即此电路的时钟速度受限于三级多位累加器的工作延迟，一般多位累加器都采用20bit，或者24bit的累加器，其工作速度较慢，再加上多级累加器串行工作，导致此线路的工作速度很慢。

较慢的工作速度，会限制工艺的选择，也会限制频率综合器鉴相频率的提高，从而限制频率综合器的锁定时间。如果想得到更好的带内噪声，采用4阶的∑Δ调制器的时候，则此电路的工作速度会变得更慢。

如图3所示，在电路实现上，一阶∑Δ调制器可以使用一个数据位数为L位的累加器来等效。其中累加器的累加结果-e_q(Z)为负的量化误差，进位信号N1(Z)则用来控制双模分频器的分频模数。

N_avg＝N1(Z)+-e_q(Z)        公式1

第一级累加器的输入信号K是一个位数为L位的数据信号，其小数部分可以被设定为：

$n_{\mathrm{avg}}=\frac{k}{2^L}$ 公式2

通常说来，对于一个n^th的MASH∑Δ调制器，它的输出都可以表示成：

Y(z)＝X(z)+(1-z^-1)ⁿE_qn(z)        公式3

N_m＝K+(1-Z^-1)⁴E_qn(Z)             公式4

这里E_qn是第N阶量化器的量化噪声，Y(Z)为量化后的最终输出Nm，X(Z)为输入小数值Navg或K。

图3是现有技术的四阶MUSH结构1-1-1-1的∑Δ调制器。

发明内容  本发明要解决的技术问题是针对上述现有技术中的不足而提出的一种高速Sigma-Delta调制方法和调制器，从而使MUSH结构的Signa-Delta调制器工作速度得以有较大的提升，使得此结构Sigma-Delta调制器高速工作可靠性得以提升。

本发明为解决上述技术问题而提出的技术方案是，基于现有技术的4阶MUSH结构Sigma-Delta调制器结构，包括4个L位累加器AC0～AC3以及作为寄存器RE0～RE6实现Z^-1功能的7个D触发器，再有3个加法器AD0～AD2，并增加了2个作为寄存器RE7、RE8的D触发器和2个加法器AD3、AD4，把4级累加器串行工作方式改变为分段式并行工作方式，包括步骤：

A.令第二级累加器AC1的求和结果S1经过作为寄存器RE1的D触发器后再进入第三级的累加器AC2；

B.把累加器AC2与累加器AC3溢出位信号OV2、OV3经寄存器RE4、加法器AD1处理后的U1信号，连续经过两个(1-Z^-1)单元进行一级量化误差处理产生输出信号U3；

C.把累加器AC0与累加器AC1的溢出位信号OV0、OV1经寄存器RE7、加法器AD0处理后的输出信号U0进行一次Z^-1延时处理产生输出信号Q8；

D.将步骤B和C产生的输出信号U3与Q8通过加法器AD4进行代数求和，输出信号Nm。

本发明为解决上述技术问题还可以通过采用以下技术方案进一步实现一种高速Sigma-Delta调制器：基于现有技术的4阶Sigma-Delta调制器结构，包括4个L位累加器AC0～AC3以及作为寄存器RE0～RE6实现Z^-1功能的7个D触发器，再有3个加法器AD0～AD2，特别是：还包括2个作为寄存器RE7、RE8的D触发器和2个加法器AD3、AD4，并且第二级累加器AC1的求和结果S1经过其寄存器RE1后再进入第三级的累加器AC2，即寄存器RE1的输出信号Q1被送至累加器AC2的输入端，而不是求各结果S1被送至该输入端；同时第二级累加器AC1的溢出位信号OV1分别接入寄存器RE7的输入端和加法器AD0的输入端，寄存器RE7的Q输出端接入加法器AD0；第一级累加器AC0的溢出位信号OV0接入加法器AD0，加法器AD0的输出信号U0接入寄存器RE8的D输入端，该寄存器RE8的输出信号Q8接入加法器AD4；加法器AD1的输出信号U1分别接入加法器AD2和寄存器RE5的D端，寄存器RE5的Q输出端接入加法器AD2，加法器AD2的输出信号U2分别接入加法器AD3和寄存器RE6的D输入端，寄存器RE6的Q输出端接入加法器AD3，加法器AD3的输出U3接入加法器AD4。

同现有技术相比较，本发明方法和调制器的有益效果在于：提升了MUSH结构的Signa-Delta调制器的工作速度，使得4阶Sigma_Delta调制器也能在线宽较宽的工艺上较快地工作。一方面，可以提高产品设计的可靠性、稳定性；另外，较大程度上弱化了Sigma-Delta调制器的工作速度受工艺线宽的影响和限制，从而方便使用者选择更低成本的工艺进行产品设计。

附图说明  图1是本发明的高速四阶Sigma-Delta调制器

          图2是现有技术的MUSH结构三阶Sigma-Delta

          图3是现有技术的一阶∑Δ调制器

          图4是现有技术的MUSH 1-1-1-1四阶Sigma-Delta调制器

具体实施方式  下面，结合附图所示之最佳实施例进一步阐述本发明。

参考图4，本发明基于现有技术的4阶Sigma-Delta调制器结构，利用时钟电路同步并行工作可以提升电路速度的原理，提升MUSH结构的Sigma-Delta调制器的工作速度，把4级累加器串行工作方式改变为分段式并行工作方式，从而使得此结构调制器的工作速度得以有较大的提升，使得此结构Sigma-Delta调制器高速工作可靠性得以提升。并且还包括步骤：

A.令第二级累加器AC1的求和结果S1经过作为寄存器RE1的D触发器后再进入第三级的累加器AC2，这样就只有两级累加器的延时对时钟速度有限制，可以把原有电路的工作速度提升一倍；

B.把累加器AC2与累加器AC3溢出位信号OV2、OV3经寄存器RE4、加法器AD1处理后的U1信号，连续经过两个(1-Z^-1)单元进行一级量化误差处理产生输出信号U3；

C.把累加器AC0与累加器AC1的溢出位信号OV0、OV1经寄存器RE7、加法器AD0处理后的输出U0信号进行一次Z^-1延时处理产生输出信号Q8；

D.将步骤B和C产生的输出信号U3与Q8通过加法器AD4进行代数求和，输出Nm。

在电路实现上，基于现有技术的4阶Sigma-Delta调制器结构，包括4个L位累加器AC0～AC3以及作为寄存器RE0～RE6实现Z^-1功能的7个D触发器，再有3个加法器AD0～AD2，特别是增加2个作为寄存器RE7、RE8的D触发器，并且第二级累加器AC1的求和结果S1经过其D触发器RE1后再进入第三级的累加器AC2，即触发器RE1的输出Q1被送至累加器AC2的输入端，而不是S1被送至该输入端；同时第二级累加器AC1的溢出位OV1分别接入寄存器RE7的输入端和加法器AD0的输入端，寄存器RE7的Q输出端接入加法器AD0；第一级累加器AC0的溢出位OV0接入加法器AD0，加法器AD0的输出U0接入寄存器RE8的D输入端，该寄存器RE8的输出Q8接入加法器AD4；加法器AD1的输出U1分别接入加法器AD2和寄存器RE5的D端，寄存器RE5的Q输出端接入加法器AD2，加法器AD2的输出U2分别接入加法器AD3和寄存器RE6的D输入端，寄存器RE6的Q输出端接入加法器AD3，加法器AD3的输出U3接入加法器AD4。

下面证明改进后的电路与现在常用的电路具有相同的功能，由∑Δ调制器的原理可知：

OV0＝K+(-S0)×(1-Z^-1)；

OV1＝S0+(-S1)×(1-Z^-1)；

OV2＝S1×Z^-1+(-S2)×(1-Z^-1)；

OV3＝S2+(-S3)×(1-Z^-1)；

U0＝OV0+OV1(1-Z^-1)＝K+(-S1)×(1-Z^-1)²；

U1＝OV2+OV3(1-Z^-1)＝S1×Z^-1+(-S3)×(1-Z^-1)2；

U2＝U1(1-Z^-1)；

U3＝U2(1-Z^-1)＝(S1×Z^-1+(-S3)*(1-Z^-1)²)×(1-Z^-1)²

             ＝S1×Z^-1×(1-Z^-1)²Q+(-S3)*(1-Z^-1)⁴；

Q8＝U0×Z^-1＝KZ^-1+(-S1)×Z^-1×(1-Z^-1)²；

Nm＝Q8+U3＝KZ^-1+(-S3)*(1-Z^-1)⁴        公式5

对比公式4和公式5：-S3因子等同于E_qn(Z)，是量化误差；此量化误差都具有相同的因子(1-Z^-1)⁴，即量化误差被推向了高频处，唯一的差别是小数部分被推迟了一个时钟周期输出，但是这一点对电路没有任何影响，因为此Sigma-Delta调制器的特点就是用长期的统计平均值来替代真正的小数，不在乎这个小数值是否被延迟了一个鉴相周期。

上述过程为本发明优选实现过程，本领域的技术人员在本发明基本上进行的通常变化和替代包含在本发明的保护范围之内。

Claims (1)

1.一种高速Sigma-Delta调制方法，基于现有技术的4阶Sigma-Delta调制器结构，包括4个L位累加器AC0～AC3以及作为寄存器RE0～RE6实现Z-1功能的7个D触发器，再有3个加法器AD0～AD2，并增加了2个作为寄存器RE7、RE8的D触发器和2个加法器AD3、AD4，其特征在于：

把4级累加器串行工作方式改变为分段式并行工作方式，

包括步骤：

A.令第二级累加器AC1的求和结果S1经过作为寄存器RE1的D触发器后再进入第三级的累加器AC2；

B.把累加器AC2与累加器AC3溢出位信号OV2、OV3经寄存器RE4、加法器AD1处理后的U1信号，连续经过两个(1-Z-1)量化误差处理单元进行处理产生输出信号U3；

C.把累加器AC0与累加器AC1的溢出位信号OV0、OV1经寄存器RE7、加法器AD0处理后的输出信号U0进行一次Z-1延时处理产生输出信号Q8；

D.将步骤B和C产生的输出信号U3与Q8通过加法器AD4进行代数求和，输出信号Nm。

2．一种高速Sigma-Delta调制器，基于现有技术的4阶Sigma-Delta调制器结构，包括4个L位累加器AC0～AC3以及作为寄存器RE0～RE6实现Z-1功能的7个D触发器，再有3个加法器AD0～AD2，其特征在于：

还包括2个作为寄存器RE7、RE8的D触发器和2个加法器AD3、AD4，并且第二级累加器AC1的求和结果S1经过其寄存器RE1后再进入第三级的累加器AC2，即寄存器RE1的输出信号Q1被送至累加器AC2的输入端，而不是求和结果S1被送至该输入端；同时第二级累加器AC1的溢出位信号OV1分别接入寄存器RE7的输入端和加法器AD0的输入端，寄存器RE7的Q输出端接入加法器AD0；第一级累加器AC0的溢出位信号OV0接入加法器AD0，加法器AD0的输出信号U0接入寄存器RE8的D输入端，该寄存器RE8的输出信号Q8接入加法器AD4；加法器AD1的输出信号U1分别接入加法器AD2和寄存器RE5的D端，寄存器RE5的Q输出端接入加法器AD2，加法器AD2的输出信号U2分别接入加法器AD3和寄存器RE6的D输入端，寄存器RE6的Q输出端接入加法器AD3，加法器AD3的输出信号U3接入加法器AD4。 

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