CN101697412A - 具有电子过压防护能力的静电放电保护电路 - Google Patents

Abstract

本发明提供一种静电放电保护电路，其包括有一第一连接电路、由至少一个二极管形成的第一过压控制电路与一静电放电钳制电路，分别耦接于一接垫、一第一钳制节点、一输出入钳制节点与一第二电源端之间。当静电放电钳制电路在输出入钳制节点检测到静电放电时，其可被触发导通而将输出入钳制节点导通至第二电源端。而当接垫承受一电子过压时，第一过压控制电路可在第一钳制节点与输出入钳制节点之间提供一跨压，使输出入钳制节点的电压小于静电放电钳制电路的特征电压而防止静电放电钳制电路逆向导通。本发明的静电放电保护电路不仅具备应有的静电放电保护功能，还能防护电子过压，使静电放电保护电路与芯片内部电路不会因电子过压而被破坏。

Description

具有电子过压防护能力的静电放电保护电路

技术领域

本发明涉及一种具有电子过压(EOS，Electric Over-Stress)防护能力的静电放电(ESD，Electro-Static Discharge)保护电路，尤指一种可防止电子过压错误导通静电放电保护电路故能兼顾电子过压防护与静电放电保护的静电放电保护电路。

背景技术

晶粒(die)、芯片(chip)及集成电路是现代信息社会最重要的硬件基础。为了和其他电路(像是电路板和/或其他芯片)相互交换信息，芯片内会设置有输出入接口；由于此输出入接口会以接垫/针脚/焊球等导电结构和芯片外界的电子/电气环境直接接触，芯片外界发生的各种电子异常事件就会经由此输出入接口而传导至芯片中，导致芯片功能异常或损坏。

发明内容

本发明是要为芯片(晶粒、集成电路)的输出入接口提出一种具有电子过压防护能力的静电放电保护电路，以便保护芯片的内部电路，使其不受外界静电放电与电子过压等电子异常事件的影响。

一般来说，在芯片输出入接口可能遭遇的各种电子异常事件中，静电放电(ESD，Electro-Static Discharge)是因为静电累积的电荷突然被传输至输出入接口的导电结构(接垫/针脚/焊球等)。静电放电的本质类似一个电荷源，会快速地(譬如约十亿分之一秒至数十亿分之一秒的等级)因电荷累积而在导电结构上建立高电压；但只要能将其电流导流至芯片外而迅速地使电荷源逸散，就可防止电荷累积的高电压破坏芯片的内部电路。因此，静电放电保护电路会在检测到静电放电时提供电流路径来疏导静电放电的电流(电荷)。

除了上述的静电放电，近年来，另一种被称为电子过压(EOS，ElectricalOver-Stress)的电子异常事件也逐渐受到重视。一般来说，电子过压是因为芯片的导电结构错误地连接至不当的电压；譬如说，在芯片被加工组装(像是被固定、安装、焊接于电路板)时，和/或是在测试过程中，都有可能因连接或操作不慎而使芯片的导电结构错误地短路或连接至过高的电压。相较于静电放电因电荷累积而快速造成高电压的特性，电子过压的本质比较类似于一个持续时间较久(譬如，超过百万分之一秒的等级，或甚至达到一至数秒)的电压源；若芯片中的静电放电保护电路在遭遇电子过压时导通电流路径，此电流路径就会持续导通大电流，反而容易因电流过大而破坏静电放电保护电路。针对上述问题，本发明就是要提出一种能兼顾电子过压防护能力的静电放电保护电路，不仅能在遭遇静电放电时提供电荷逸散的电流路径，也能在电子过压时大幅增强电流路径的等效电阻，避免电子过压的高电压与大电流破坏芯片的静电放电保护电路以及内部电路。

本发明的目的之一，是提供一种静电放电保护电路，其包括有一第一连接电路，一第一过压控制电路、一第二过压控制电路、一静电放电钳制电路，并搭配一电源钳制电路与一第三连接电路，以在一芯片的输出入接口(输出入电路)中实现本发明的技术精神。第一连接电路耦接于一接垫与一第一钳制节点之间；此第一连接电路可由一二极管(阳极与阴极分别耦接于接垫与第一钳制节点)、一p沟道金属氧化物半导体场效应晶体管(栅极、源极与体极(bulk)耦接于第一钳制节点，漏极耦接于接垫)或一p-n-p双极结型晶体管(发射极与基极耦接于第一钳制节点，集电极耦接于接垫)形成；譬如说，此第一连接电路可在接垫与第一钳制节点间形成p-n结(p-n junction)。

第一过压控制电路则耦接于第一钳制节点与一输出入钳制节点之间，其可包含有至少一p-n结组件(像是二极管)，以在第一钳制节点与输出入钳制节点间形成p-n结；譬如说，第一过压控制电路可由一个或多个相互串连的二极管形成，各串连二极管间以阴极耦接至另一二极管的阳极，并有一二极管的阳极耦接于第一钳制节点、有一二极管的阴极耦接于输出入钳制节点。

类似地，第二过压控制电路也耦接于第一钳制节点与一输出入钳制节点之间，其可包含有至少一p-n结组件(像是二极管)，以在输出入钳制节点与第一钳制节点间形成p-n结。譬如说，第二过压控制电路可由一个或多个相互串连的二极管形成，各串连二极管间以阴极耦接至另一二极管的阳极，并有一二极管的阳极耦接于输出入钳制节点、有一二极管的阴极耦接于第一钳制节点。

第三连接电路则耦接于一第一电源端与输出入钳制节点之间，可由一二极管形成(阳极耦接于第一电源端，阴极耦接于输出入钳制节点)。

在本发明的一实施例中，静电放电钳制电路可包括有一静电放电检测电路与一放电电路。静电放电检测电路耦接于输出入钳制节点与一第二电源端之间，用来检测静电放电是否发生，并根据检测结果提供一触发信号。放电电路则耦接于静电放电检测电路、输出入钳制节点与第二电源端之间，其可由一场氧化层组件(FOD，field oxide device，譬如说是一场氧化层晶体管)、一金属氧化物半导体场效应晶体管或一硅控整流组件(SCR，Silicon ControlRectifier)形成。当检测结果反映静电放电发生时，放电电路可被触发导通而使静电放电钳制电路运行于一触发导通模式，并提供一电流路径以将输出入钳制节点导通至第二电源端。

相对地，由于放电电路的电路特性，即使当检测结果未反映静电放电，但若输出入钳制节点与第二电源端间的电压差大于一第一特征电压，放电电路还是会使静电放电钳制电路运行于一逆向导通模式而将输出入钳制节点导通至第二电源端；此第一特征电压可以是放电电路的击穿电压。然而，经由本发明上述的电路配置，当接垫承受一电子过压时，第一过压控制电路就可在第一钳制节点与输出入钳制节点之间提供一第一跨压，以使输出入钳制节点的电压小于第一特征电压，避免静电放电钳制电路中的放电电路因电子过压而导通(或是，等效地，使放电电路可在输出入钳制节点与第二电源端间提供一极大的等效电阻)。这样一来，静电放电钳制电路/放电电路就不会因电子过压而导通高电流，避免高电流破坏芯片的静电放电保护机制。

另一方面，前述的第一连接电路也可运行于一顺向导通模式与一逆向导通模式；当第一连接电路运行于顺向导通模式时，第一连接电路可将接垫导通至第一钳制节点。当接垫上发生静电放电时，第一连接电路就会运行于此顺向导通模式，将接垫导通至第一钳制节点，并配合导通的静电放电钳制电路来使静电放电的电荷得以逸散。

相对地，因为第一连接电路的电路特性，当第一钳制节点与接垫间的电压差大于一第二特征电压时，就会使第一连接电路运行于逆向导通模式而将第一钳制节点导通至接垫。因此，当第二电源端承受一电子过压时，第二过压控制电路便可在输出入钳制节点与第一钳制节点间提供一第二跨压，以使第一钳制节点与接垫间的电压差小于第二特征电压，避免第一连接电路逆向导通电子过压的大电流。

本发明静电放电保护电路可选择性另行设置一第二连接电路，耦接于接垫与第二电源端之间。当静电放电发生于第二电源端与接垫之间时，第二连接电路可将第二电源端导通至接垫，以形成静电放电的电流路径，达到静电放电保护的功能。

为进一步在电子过压时保护芯片的内部电路，本发明可在接垫与待保护的内部电路之间设置一限流电路及一分压电路。限流电路耦接于接垫与内部电路之间，其可为一第一电阻。分压电路则耦接于限流电路与内部电路之间。当接垫承受电子过压时，分压电路可提供一第三跨压至内部电路，此第三跨压小于电子过压的电压，以保护内部电路不会因电子过压的高电压而被破坏。此分压电路中可设有一第二电阻以及一n沟道金属氧化物半导体场效应晶体管，此晶体管的栅极、源极与体极耦接于第二电源端，晶体管的漏极则耦接于第二电阻。

经由本发明所揭示的电路配置，本发明的静电放电保护电路不仅具备应有的静电放电保护功能，还能防护电子过压，使静电放电保护电路与芯片内部电路不会因电子过压而被破坏。本发明也可将静电放电保护的设计考虑与电子过压防护的设计考虑相互独立，使电路设计/实施更为方便。譬如说，本发明可先依据静电放电保护的需求先设计静电放电钳制电路，再根据静电放电钳制电路的特性(譬如前述的第一特征电压)与电子过压防护的需求来设计第一过压控制电路(譬如说，设计第一过压控制电路所能提供的第一跨压)，以便在不影响静电放电保护能力的前提下使本发明静电放电保护电路能进一步兼顾电子过压防护能力。

为了便于更进一步了解本发明特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明，并非用来对本发明加以限制。

附图说明

图1至图3分别示意本发明静电放电保护电路的各种实施例。

图4至图5分别示意图1至图3中静电放电钳制电路的各种实施例。

图6至图7分别示意本发明实现于多接垫输出入接口的各种实施例。

图8为本发明针对内部电路增强电子过压防护能力的一种实施例。

主要组件符号说明如下：

16、26、28、36、42、46、Ka(1)-Ka(I)/Ka(J)连接电路

18、38A-38B、Kc(1)-Kc(J)、Kd(1)-Kd(J)过压控制电路

20、30、40、60、70、80静电放电保护电路

22、Ke(1)-Ke(L)静电放电钳制电路

24电源钳制电路

32内部电路

34、Kb(1)-Kb(I)/Kb(J)限流电路

52、62静电放电检测电路

54、64放电电路

82分压电路

Pd、Pd(1)-Pd(I)/Pd(J)接垫

P1、B1、Pa1、Na1-Na3、P(1)-P(I)/P(J)、Ns晶体管

Da(1)-Da(N)、D(1)-D(N)、D(N+1)-D(N+M)二极管

CLMP1、IO_CLMP、TRi、CLMP1(1)-CLMP1(J)、Ng、N1、Nio节点

Vg跨压

R1-R2、Ra、R(1)-R(I)/R(J)电阻

Str触发信号

TR触发端

VCC、GND电源端

具体实施方式

如前面讨论过的，接垫Pd会因组装加工测试过程中的不当处理而遭遇电子过压事件。电子过压的基本特性之一，就是持续较长时间的高电压(可以是正或负的电压)。这和静电放电的电荷源本质大不相同，也因此，传统的静电放电保护电路会在遭受电子过压时因长时间高电压所持续导通的大电流而被破坏。

为了使静电放电保护电路能具有电子过压防护能力，本发明构思了新的静电放电保护电路。请参考图1；图1示意的是本发明静电放电保护电路一实施例20的电路架构。静电放电保护电路20可实现于一芯片(晶粒、集成电路)的输出入接口中；接垫Pd即用来使芯片的内部电路32可以和外界交换数据(譬如说是输入/接收数据)。本发明静电放电保护电路20中设有连接电路16、28及26(可分别视为第一、第二与第三连接电路)、过压控制电路18(可视为第一过压控制电路)及一静电放电钳制电路22，并搭配一电源钳制电路(power clamp)24与一限流电路34。接垫Pd即是经由节点Nio与限流电路34而耦接至内部电路32。

静电放电保护电路20可由两个电源端VCC与GND连接工作电压(电源端VCC与GND可分别视为第一与第二电源端)。连接电路16经由节点Nio而耦接于接垫Pd与节点CLMP1(此节点可视为一第一钳制节点)之间，过压控制电路18耦接于节点CLMP1与另一节点IO_CLMP(可视为一输出入钳制节点)之间，静电放电钳制电路22则耦接于节点IO_CLMP与电源端GND之间。节点IO_CLMP经由连接电路26耦接至电源端VCC，而电源钳制电路24则耦接于电源端VCC与GND之间。另一连接电路28则耦接于节点Nio(接垫Pd)与电源端GND之间。

在图1的实施例中，连接电路16可用一二极管Da(1)实现，其阳极与阴极分别耦接于节点Nio(接垫Pd)与节点CLMP1。连接电路28则可用另一二极管Da(2)实现。连接电路26也可以利用一二极管Da(3)实现。过压控制电路18则可用一个或多个串连的二极管Da(4)至Da(N)实现(其中N为一定值整数)。二极管Da(1)、Da(2)与Da(3)可以是相同或不同的二极管，二极管Da(4)至Da(N)可以是相同或不同的二极管，各二极管Da(4)至Da(N)也可以和二极管Da(1)至Da(3)相异或相同。限流电路34可用一电阻R1实现。电源钳制电路24则可以钳制电源端VCC与GND间的电压。

静电放电保护电路20进行静电放电保护的情形可描述如下。当静电放电发生在接垫Pd与电源端GND间而使接垫Pd与电源端GND间呈现正电压差时，连接电路16会顺向导通而将接垫Pd导通至节点CLMP1，而过压控制电路18也会顺向导通而将节点CLMP1导通至节点IO_CLMP，使接垫Pd上的静电放电事件可反映至节点IO_CLMP。当静电放电钳制电路22由节点IO_CLMP上检测到静电放电时，静电放电钳制电路22可运行于一触发导通模式而将节点IO_CLMP导通至电源端GND。这样一来，就能在接垫Pd至电源端GND导通一电流路径，使静电放电的电荷可经由此路径逸散，保护内部电路32不受伤害。限流电路34提供的电阻阻抗可协助防止静电放电的电流流入至内部电路32。

另一方面，若电源端GND与接垫Pd间发生静电放电而使两者间呈现正电压差时，连接电路28会顺向导通，在电源端GND与接垫Pd间形成电流路径，达到静电放电保护的目的。

由于静电放电事件常会在极短时间内累积极高的电压，故静电放电钳制电路22的设计就是使其能在检测到快速累积的高电压时快速地被触发导通。相对地，由于静电放电钳制电路22的电路特性，即使当检测结果未反映静电放电，但若节点IO_CLMP与电源端GND间的电压差大于一第一特征电压，静电放电钳制电路22还是可能会运行于一逆向导通模式而将节点IO_CLMP导通至电源端GND；譬如说，此第一特征电压可以是静电放电钳制电路22的击穿电压，其可使静电放电钳制电路22在节点IO_CLMP与电源端GND之间击穿导通。此种特性将不利于电子过压的防护：因为，当电子过压的电压过高时，有可能使静电放电钳制电路22导通；随电子过压持续，持续导通的大电流就会伤害或破坏静电放电钳制电路22。

然而，经由本发明上述的电路配置，当接垫Pd与电源端GND间承受一正向电子过压时，过压控制电路18就可在节点CLMP1与节点IO_CLMP之间提供一第一跨压，以使节点IO_CLMP的电压小于第一特征电压，避免静电放电钳制电路22因电子过压而导通(或是，等效地，使静电放电钳制电路可在节点IO_CLMP与电源端GND间提供一极大的等效电阻)。这样一来，静电放电钳制电路22就不会因电子过压而导通大电流，避免长时间持续的高电流破坏芯片的静电放电保护机制，达到电子过压防护的目的。

请参考图2。图2为本发明静电放电保护电路又一实施例30的示意图。类似于图1的实施例，图2中的静电放电保护电路30中设置有一连接电路36(可视为第一连接电路，耦接于节点Nio(接垫Pd)与节点CLMP1间)及一静电放电钳制电路22(耦接于节点IO_CLMP与电源端GND间)，也在接垫Pd与内部电路32间设置一限流电路34，并搭配连接电路42(即第三连接电路，耦接于节点IO_CLMP与电源端VCC间，可用一二极管D(1)实现)与电源钳制电路24(耦接于电源端VCC与GND之间)。

与图1实施例较为不同的是，静电放电保护电路30在节点CLMP1与IO_CLMP间设有两个过压控制电路38A与38B(可分别视为第一及第二过压控制电路)，并取消了节点Nio(接垫Pd)与电源端GND间的连接电路。在图2的实施例中，过压控制电路38A可由一个或多个串连的二极管D(N+1)至D(N+M)实现(其中N与M为整数定值)，各串连二极管间以阴极耦接至另一二极管的阳极，二极管D(N+1)的阳极耦接于节点CLMP1、二极管D(N+M)的阴极耦接于节点IO_CLMP。过压控制电路38B可由一个或多个相互串连的二极管D(2)至D(N)形成，各串连二极管间以阴极耦接至另一二极管的阳极，二极管D(N)的阳极耦接于节点IO_CLMP、二极管D(2)的阴极耦接于节点CLMP1。二极管D(2)至D(N)可以是相同或不同特性的二极管，二极管D(N+1)至D(N+M)可以是相同或不同的二极管，二极管D(1)与D(2)至D(N)、D(N+1)至D(N+M)也可以是相同或不同的二极管。

另一方面，在图2的实施例中，节点Nio(接垫Pd)与节点CLMP1间的连接电路36是以一p沟道金属氧化物半导体场效应晶体管P1实现；晶体管P1的栅极、源极与体极耦接于节点CLMP1，而漏极则经由节点Nio耦接于接垫Pd。连接电路36可运行于顺向导通模式而将接垫Pd导通至节点CLMP1，而当节点CLMP1与接垫Pd间的正电压差超过一第二特征电压时，连接电路36也可运行于一逆向导通模式而将节点CLMP1导通至接垫Pd。譬如说，第二特征电压可以是晶体管P1击穿导通时的击穿电压。

静电放电保护电路30进行静电放电保护的情形可描述如下。当静电放电发生在接垫Pd与电源端GND间而使接垫Pd与电源端GND间呈现正电压差时，连接电路36与过压控制电路38A会顺向导通而将节点CLMP1导通至节点IO_CLMP，使接垫Pd上的静电放电事件可反映至节点IO_CLMP。当静电放电钳制电路22从节点IO_CLMP上检测到静电放电时，静电放电钳制电路22就可运行于一触发导通模式而将节点IO_CLMP导通至电源端GND，以便在接垫Pd至电源端GND导通一电流路径。

相对地，若电源端GND与接垫Pd间发生静电放电而使两者间呈现正电压差时，静电放电钳制电路22可等效于一个阳极耦接于电源端GND而阴极耦接于节点IO_CLMP的二极管，将电源端GND顺向导通至节点IO_CLMP，而过压控制电路38B也会顺向导通至节点CLMP_1。连接电路36中以二极管形式连接的晶体管P1可击穿导通，将节点CLMP_1导通至接垫Pd，在电源端GND与接垫Pd间形成电流路径，达到静电放电保护的目的。由于静电放电持续的时间极短，即使晶体管P1是击穿导通，也不会伤害晶体管P1。在连接电路36中采用p沟道金属氧化物半导体场效应晶体管，其实也是利用其寄生的p-n-p双极结型晶体管，以增进电源端GND至接垫Pd间的静电放电保护能力。

至于静电放电保护电路30进行电子过压防护的情形则可描述如下。当接垫Pd与电源端GND间发生正向电子过压而使两者间有持续长时间的正电压差时，连接电路36与过压控制电路38A可能顺向导通，若静电放电钳制电路22因节点IO_CLMP反映接垫Pd的高电压而逆向导通，连接电路36、过压控制电路38A与静电放电钳制电路22就会形成电流路径而导通破坏性的大电流。然而，在本发明的配置下，过压控制电路38A其实会在节点CLMP1与节点IO_CLMP之间提供一足够大的第一跨压，使节点IO_CLMP的电压小于静电放电钳制电路22的第一特征电压，避免静电放电钳制电路22因电子过压而导通，达到电子过压防护的目的。

另一方面，若接垫Pd与电源端GND间发生负向电子过压而使电源端GND与接垫Pd间有持续长时间的正电压差时，静电放电钳制电路22与过压控制电路38B可能顺向将电源端GND导通至节点CLMP1，若节点CLMP1与接垫间Pd的电压差超过连接电路36的第二特征电压，连接电路36就会逆向导通，在电源端GND与接垫Pd间导通电流路径。不过，经由适当的电路设计，在上述电子过压发生时，过压控制电路38B其实会在节点IO_CLMP与节点CLMP1之间提供一足够大的第二跨压，使节点CLMP1至接垫Pd间的电压差不会大于第二特征电压，防止连接电路36逆向导通。如此一来，就可避免负向电子过压导通的大电流损坏静电放电保护电路30。

由以上描述可知，本发明可利用系统化的电路设计来使静电放电保护电路30能兼具电子过压防护能力。譬如说，本发明可先依据静电放电的需求设计静电放电钳制电路22与连接电路36。依据设计，便可得知静电放电钳制电路22的第一特征电压与连接电路36的第二特征电压。根据第一特征电压、第二特征电压与电子过压防护的需求，便可决定各过压控制电路38A与38B的电路配置。譬如说，若二极管D(N+1)至D(N+M)中的每一个二极管可在其阳极至阴极间提供跨压Vpn，正向电子过压的电压最高会达到电压OV+，而第一特征电压为Vc1，那么，只要过压控制电路38A中的二极管数量M足够大而使M*Vpn＞((OV+)-Vc1)，静电放电保护电路30就能有足够的正向电子过压防护能力，能够在正向电子过压发生时防止电流路径导通。

同理，若负向电子过压的电压极值为|OV-|，连接电路38B中的每一个二极管可在其阳极至阴极间提供跨压Vpn，且连接电路36的第二特征电压为Vc2，那么，只要过压控制电路38B中的二极管数量(N-1)足够多而使(N-1)*Vpn＞(|OV-|-Vc2)，静电放电保护电路30就能有足够负向电子过压防护能力，能够在负向电子过压发生时防止电流路径导通。

延续图2的实施例，请参考图3；图3示意的是本发明静电放电保护电路又一实施例40的电路架构。基本上，静电放电保护电路40与图2的静电放电保护电路30的电路型态与工作原理十分相似；主要差别之一，是静电放电保护电路40改采一p-n-p双极结型晶体管B1来实现节点CLMP1与节点Nio(接垫Pd)间的连接电路46。晶体管B1的发射极与基极耦接于节点CLMP1，集电极耦接于接垫Pd。若静电放电保护电路40形成在一个基底(substrate)较厚、可容许较深掺杂井或掺杂区的半导体结构中，就可利用垂直的n型井来形成垂直结构的p-n-p结双极结型晶体管B1。若静电放电保护电路40所在的半导体结构中较难实现垂直n型井，则可用侧向(literal)结构来实现此晶体管B1。另外，也可用场氧化层(field oxide)晶体管来实现晶体管B1。类似于图2中的电路运行原理，图3中的连接电路46也有一个逆向导通的第二特征电压；根据电子过压防护需求与连接电路46的第二特征电压，便可决定连接电路的电路。原则上，在图1至图3的实施例中，各连接电路16、36及46都可在节点Nio(接垫Pd)至节点CLMP1之间提供一p-n结，而这些连接电路的第二特征电压就可以是此p-n结的击穿电压。

延续图1至图3的实施例，请参考图4与图5；本发明中的静电放电钳制电路22可用4或图5中的实施例来实现。在图4的实施例中，静电放电钳制电路22中包括有一静电放电检测电路52与一放电电路54。静电放电检测电路52耦接于节点IO_CLMP与电源端GND之间，用来检测静电放电是否发生，并根据检测结果提供一触发信号Str。放电电路54，同样耦接于节点IO_CLMP与电源端GND之间，并于一触发端TR耦接于静电放电检测电路52，以接收触发信号Str。当静电放电事件发生而使节点IO_CLMP的电压快速升高时，静电放电检测电路52的检测结果会反映静电放电发生，并利用触发信号Str触发放电电路54导通，而放电电路54就可使静电放电钳制电路22运行于触发导通模式，将节点IO_CLMP导通至电源端GND，形成静电放电的电流路径。

相对地，当静电放电检测电路52并未触发放电电路54时，放电电路54可大致等效成一个阳极在电源端GND而阴极在节点IO_CLMP的二极管。当电源端GND的电压高于节点IO_CLMP达一定程度时，放电电路54可将电源端GND顺向导通至节点IO_CLMP。而当节点IO_CLMP的电压高于电源端GND的电压而使两者间的电压差超过放电电路54的特征电压时，放电电路54则可逆向导通，将节点IO_CLMP导通至电源端GND。其中，使放电电路54逆向导通的特征电压就可用来代表静电放电钳制电路22的第一特征电压；譬如说，此特征电压可以是使放电电路54击穿导通的击穿电压。

在本发明的一实施例中，放电电路54可由一场氧化层组件(FOD，fieldoxide device，譬如说是一场氧化层晶体管)、一金属氧化物半导体场效应晶体管或一硅控整流组件(SCR，Silicon Control Rectifier)实现，而静电放电检测电路52则可用基底触发的方式来传送触发信号Str，也就是利用基底触发来触发放电电路54。

在图5的实施例中，静电放电钳制电路22的架构中同样包括一静电放电检测电路62及一放电电路64。静电放电检测电路62中设有一个p沟道金属氧化物半导体场效应晶体管Pa1、两个n沟道金属氧化物半导体场效应晶体管Na1与Na3，以及一电阻Ra。晶体管Na3用来当作电容，与电阻Ra耦接于节点TRi，以在节点IO_CLMP与电源端GND之间形成一电阻-电容电路(RC circuit)。晶体管Pa1与Na1则形成一反相器，将节点TRi的信号反相为触发端TR的触发信号Str。放电电路64则可用一n沟道金属氧化物半导体场效应晶体管Na2来实现。

当静电放电事件发生而在节点IO_CLMP上建立快速升高的电压时，由于节点TRi上的电容无法马上充电，故节点TRi上的电压无法追随节点IO_CLMP上的电压，使节点TRi上的电压相对为一低电压；连带地，触发信号tr就会在触发端TR上以高电压(趋近节点IO_CLMP的电压)来触发放电电路64导通，在节点IO_CLMP与电源端GND间形成一个可供静电放电的电流路径。

相对地，当节点IO_CLMP的电压只是缓慢上升(如电源开启时)或已经维持稳态电压(譬如说电源已经稳定为额定工作电压，或是在经历持续的电子过压时)时，静电放电检测电路62中的电阻-电容电路有足够的时间来将电容充电，使节点TRi的电压趋近节点IO_CLMP的电压，连带使触发端TR维持于低电压(趋近电源端GND的电压)，不会触发放电电路64。不过，类似于图4中的放电电路54，在未触发的情形下，放电电路64还是可能顺向导通或是逆向导通；而使放电电路64逆向导通(由节点IO_CLMP导通至电源端GND)的特征电压就可以代表静电放电钳制电路22的第一特征电压。如前面在图2时已经详细讨论过的，只要根据第一特征电压与电子过压需求适当地设计过压控制电路18(图1)与38A(图2/图3)，就可防止放电电路64在经历正向电子过压时导通大电流，兼顾静电放电保护与电子过压防护功能。

请参考图6，其所示意的是本发明静电放电保护电路的又一实施例60；此实施例主要用来示意本发明精神如何实现于一个具有多输出入接垫的输出入接口。在此实施例中，静电放电保护电路60会为每一个接垫Pd(1)至Pd(I)分别设置一对应的连接电路Ka(1)至Ka(I)与一对应的限流电路Kb(1)至Kb(I)，I可为定值整数。其中，第i个(i＝1，…，I)接垫Pd(i)经由对应的限流电路Kb(i)(其可由电阻R(i)实现)耦接至内部电路32，使内部电路32可经由这些接垫来与外界交换数据信号。

为了实现静电放电保护与电子过压防护，第i个接垫Pd(i)另经由对应的连接电路Ka(i)而统一耦接至节点CLMP1，连接电路Ka(i)可用一晶体管P(i)实现，或是依照图1与图3中的连接电路16与46实现)。节点CLMP1与节点IO_CLMP之间可设有J个(J为一整数定值)过压控制电路Kc(1)至Kc(J)，以及J个过压控制电路Kd(1)至Kd(J)。第j个过压控制电路Kc(j)与Kd(j)可分别由一或多个二极管串连而成。而在节点IO_CLMP与电源端GND之间则可设有L个(L为一整数定值)静电放电钳制电路Ke(1)至Ke(L)，每个静电放电钳制电路可用图4和/或图5中的实施例来实现。节点IO_CLMP另经由又一连接电路42(可由一二极管D(1)实现)耦接至电源端VCC，而电源端VCC与GND之间则由一电源钳制电路24来控制这两电源端间的电压差。

在图6的实施例中，I个连接电路Ka(1)至Ka(I)可搭配相同或不同数目的J个过压控制电路Kc(1)至Kc(J)、Kd(1)至Kd(J)以及相同或不同数目的L个静电放电钳制电路Ke(1)至Ke(L)。也就是说，I、J与L可以互相相同或相异。甚至，过压控制电路Kc(.)与Kd(.)的数目也可以不相同。图6的实施例代表本发明可将多个接垫中的I个接垫Pd(.)群组起来，统一在节点CLMP1与IO_CLMP上共享J个过压控制电路Kc(.)/Kd(.)与L个静电放电钳制电路Ke(.)。在决定实际的数目时，可考虑静电放电保护能力、电子过压防护能力与布局面积等因素。譬如说，若设置较多的过压控制电路Kc(.)与静电放电钳制电路Ke(.)，可提供阻抗更低、导通能力较佳的静电放电路径，增强静电放电保护能力。

请继续参考图7。图7为本发明静电放电保护电路又一实施例70的电路示意图，以显示本发明应用于多接垫输出入界面的另一实施例。在图7中，J个接垫Pd(1)至Pd(J)分别经由对应的J个限流电路Kb(1)至Kb(J)耦接至内部电路32以实现多接垫输出入接口。与图6不同的是，图7中的第j个(j＝1，…J)接垫Pd(j)对应的连接电路Ka(j)是分别由一对应的节点CLMP1(j)耦接至对应的过压控制电路Kc(j)与Kd(j)，再统一由节点IO_CLMP耦接至L个静电放电钳制电路Ke(1)至Ke(L)。由于每个节点CLMP1(1)至CLMP1(J)是相互绝缘独立的，故每个接垫Pd(j)都搭配有一组专用的过压控制电路Kc(j)与Kd(j)。不过，这J个接垫还是可以在节点IO_CLMP上共享L个静电放电钳制电路Ke(1)至Ke(L)；其中J和L的数目可以相同或不同。

请参考图8，其所示意的是本发明静电放电保护电路的又一实施例80。延续图1至图3的实施例，为了进一步增强内部电路对电子过压的抵抗力，除限流电路34之外，本发明还可在每个接垫Pd与内部电路32之间另行设置对应的分压电路82。限流电路34可用一电阻R1实现，耦接于节点Nio(接垫Pd)与内部电路32之间。分压电路82则在节点Ng耦接于限流电路34与内部电路32之间；当接垫Pd承受电子过压时，分压电路82可在节点Ng(与电源端GND之间)提供一第三跨压Vg至内部电路32，而此跨压Vg会小于电子过压之电压。也就是说，经由本发明限流电路34与分压电路82的运行，当电子过压发生时，电子过压的电压不会完全传导至内部电路32，以保护内部电路32中的电路(像是一个接收信号的栅极)不会受到电子过压破坏。

如图8所示，在本发明的一实施例中，本发明分压电路82可由一电阻R2与一n沟道金属氧化物半导体场效应晶体管Ns实现。晶体管Ns的栅极、源极与体极耦接于电源端GND，形成一栅极接地(gate ground)连接，漏极则于节点N1耦接于电阻R2。当电子过压(譬如说是正向电子过压)发生时，晶体管Ns可在漏极击穿的情形下导通，并在节点N1与电源端GND维持一跨压VH_Ns。再加上电阻R2在节点Ng与N1间提供的跨压，分压电路82在节点Ng(与电压端GND)之间提供的总跨压Vg可计算为：Vg＝(Vin-VH_Ns)*R2/(R1+R2)+VH_Ns＝Vin*R2/(R1+R2)+VH_Ns*R1/(R1+R2)。其中Vin是接垫Pd上的电压(譬如说，Vin可以等于电子过压的电压OV+)。只要跨压Vg小于内部电路32可耐受的电压上限，本发明分压电路82就能保护内部电路32不受电子过压伤害。譬如说，若内部电路32是以一金属氧化物半导体场效应晶体管组件的栅极来从节点Ng接收接垫Pd上的信号，当(正向)电子过压发生时，只要分压电路82能使跨压Vg小于该组件的栅极氧化层击穿电压，内部电路32就可受到保护。

电阻R1、R2的阻值/尺寸与晶体管Ns的尺寸可根据电子过压防护的需求与布局面积来决定。譬如说，增加电阻R1宽度与晶体管Ns的尺寸可减少跨压Vg；若有面积上的考虑，则可适当缩减电阻R2的尺寸及/或晶体管Ns的尺寸，只要能使跨压Vg小于内部电路32的栅极氧化层击穿电压即可。另外，在分压电路82中，也可选择不设置电阻R2，也就是使晶体管Ns在节点N1的漏极直接连接到节点Ng。图8中的实施例可与本发明于图1至图3、图6至图7的实施例并用。

总结来说，相对于公知静电放电保护电路容易被电子过压破坏的缺点，本发明静电放电保护电路在维持静电放电保护能力之余还能兼顾电子过压防护，使静电放电保护机制与内部电路都能免于电子过压的破坏。就如前面讨论过的，在本发明的电路配置下，静电放电保护与电子过压防护两者的设计考虑可以适当地区隔、独立，可以兼顾静电放电保护与电子过压防护两者，不必相互妥协。本发明精神可实施运用于各种芯片、晶粒和/或集成电路的信号输出入接口中。譬如说，应用于显示器的时间控制芯片(业界常简称为T-con)不仅必备静电放电保护能力，也需要较佳的电子过压防护能力，正可利用本发明来兼顾这两者。

综上所述，虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视权利要求书所界定的范围为准。

Claims (17)

1.一种具有电子过压防护能力的静电放电保护电路，其包含有：

一第一连接电路，耦接于一接垫与一第一钳制节点之间；

一第一过压控制电路，耦接于该第一钳制节点与一输出入钳制节点之间；以及

一静电放电钳制电路，耦接于该输出入钳制节点与一第二电源端之间；该静电放电钳制电路可运行于一触发导通模式与一逆向导通模式；当该静电放电钳制电路在该输出入钳制节点检测到静电放电时，该静电放电钳制电路可运行于该触发导通模式而将该输出入钳制节点导通至该第二电源端；而当该输出入钳制节点的电压大于一第一特征电压时，该静电放电钳制电路可运行于该逆向导通模式而将该输出入钳制节点导通至该第二电源端；

而当该接垫承受一电子过压时，该第一过压控制电路可在该第一钳制节点与该输出入钳制节点之间提供一第一跨压，以使该输出入钳制节点的电压小于该第一特征电压。

2.如权利要求1所述的静电放电保护电路，其还包含有：

一第二过压控制电路，耦接于该第一钳制节点与该输出入钳制节点之间；

其中，该第一连接电路可运行于一顺向导通模式与一逆向导通模式；当该第一连接电路运行于该顺向导通模式时，该第一连接电路可将该接垫导通至该第一钳制节点；而当该第一钳制节点与该接垫间的电压差大于一第二特征电压时，该第一连接电路可运行于该逆向导通模式而将该第一钳制节点导通至该接垫；

而当该第二电源端承受一电子过压时，该第二过压控制电路可在该输出入钳制节点与该第一钳制节点间提供一第二跨压，以使该第一钳制节点与该接垫间的电压差小于该第二特征电压。

3.如权利要求1所述的静电放电保护电路，其中该第一过压控制电路包含有至少一p-n结组件，以在该第一钳制节点与该输出入钳制节点间形成p-n结。

4.如权利要求3所述的静电放电保护电路，其中各p-n结组件分别为二极管。

5.如权利要求2所述的静电放电保护电路，其中该第二过压控制电路包含有至少一p-n结组件，以在该输出入钳制节点与该第一钳制节点间形成p-n结。

6.如权利要求2所述的静电放电保护电路，其中该第一连接电路可在该接垫与该第一钳制节点间提供一p-n结，而该第二特征电压为该p-n结的击穿电压。

7.如权利要求1所述的静电放电保护电路，其中该第一连接电路在该接垫与该第一钳制节点间形成p-n结。

8.如权利要求1所述的静电放电保护电路，其中该第一连接电路包含有一p沟道金属氧化物半导体场效应晶体管，该晶体管的栅极与源极耦接于该第一钳制节点，而漏极则耦接于该接垫。

9.如权利要求1所述的静电放电保护电路，其中该第一连接电路包含有一p-n-p双极结型晶体管，该晶体管的发射极与基极耦接于该第一钳制节点，而集电极耦接于该接垫。

10.如权利要求1所述的静电放电保护电路，其还包含有：

一第二连接电路，耦接于该接垫与该第二电源端之间；当静电放电发生于该第二电源端与该接垫之间时，该第二连接电路可将该第二电源端导通至该接垫。

11.如权利要求1所述的静电放电保护电路，其还包含有：

一第三连接电路，耦接于一第一电源端与该输出入钳制节点之间。

12.如权利要求11所述的静电放电保护电路，其还包含有：

一电源钳制电路，耦接于该第一电源端与该第二电源端之间。

13.如权利要求1所述的静电放电保护电路，其中该静电放电钳制电路包含有：

一静电放电检测电路，耦接于该输出入钳制节点与该第二电源端之间，用来检测静电放电是否发生，并根据检测结果提供一触发信号；

一放电电路，耦接于该静电放电检测电路、该输出入钳制节点与该第二电源端之间；当该检测结果反映静电放电发生时，该放电电路可使该静电放电钳制电路运行于该触发导通模式而将该输出入钳制节点导通至该第二电源端。

14.如权利要求13所述的静电放电保护电路，其中当该检测结果未反映静电放电时，若该输出入钳制节点与该第二电源端间的电压差大于该第一特征电压，该放电电路可使该静电放电钳制电路运行于该逆向导通模式而将该输出入钳制节点导通至该第二电源端。

15.如权利要求13所述的静电放电保护电路，其中该第一特征电压为该放电电路的击穿电压。

16.如权利要求1所述的静电放电保护电路，其还包含有：

一限流电路，耦接于该接垫与一内部电路之间；

一分压电路，耦接于该限流电路与该内部电路之间；当该接垫承受电子过压时，该分压电路可提供一第三跨压至该内部电路，而该第三跨压小于该电子过压的电压。

17.如权利要求16所述的静电放电保护电路，其中该分压电路包含有：

一电阻，以及

一n沟道金属氧化物半导体场效应晶体管，该晶体管的栅极与源极耦接于该第二电源端，该晶体管的漏极则耦接于该电阻。

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