CN101681304A - 高速缓冲存储器控制装置及流水线控制方法 - Google Patents

高速缓冲存储器控制装置及流水线控制方法 Download PDF

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Abstract

一种高速缓冲存储器控制装置以及流水线控制方法。作为缓解用于例如多核系统中的高速缓冲存储器访问的流水线的拥塞的目的，高速缓冲存储器控制装置具有：判定部，其判定例如从各个核心提供的命令是其执行时对高速缓冲存储器进行访问的命令，还是不进行访问的命令；以及路径切换部，其用于将判定为进行访问的命令投入到流水线处理，将判定为不进行访问的命令直接输出到外部，而不将其投入到流水线处理。

Description

高速缓冲存储器控制装置及流水线控制方法
技术领域
本发明涉及计算机系统的高速缓冲存储器控制方式，进一步涉及在应用了流水线处理方式的高速缓冲存储器的控制装置中有效避免流水线拥塞的高速缓冲存储器控制装置以及流水线控制方法。
背景技术
一直以来，高速缓冲存储器应用于计算机系统中。其使用目的在于，例如预测到由中央处理装置(CPU)所使用的数据很快被再次使用的情况，将该数据保存在高速缓冲存储器中，使得能够高速地访问该数据，由此，克服主存储装置的访问速度的限制。
但是，存在下述问题点，即：近年来，计算机系统成为多核系统(MultiCore System)，而且流水线处理方式用作高速缓冲存储器的访问方式，流水线的拥塞加重，需要对该拥塞进行缓解的对策。
图1是多核系统中的流水线控制方式的以往示例的说明图。在该图中，MI(Move In，移入)-PORT(端口)是存储例如作为从多核系统的各个核心发送的新请求的命令的端口。针对存储在该端口的命令，在PR(Priority，优先级)1的阶段(Stage)中，判定从各个核心输出的命令之间的优先级。接着，在PR 2的阶段中，在其它的端口即MO(Move Out，移出)-PORT、SC-PORT之间判定命令的优先级，从优先级高的命令开始，将命令投入到用于对高速缓冲存储器的进行访问处理的流水线的阶段，即依次投入到XP 0至XP 6，经过该流水线的命令作为对系统控制器的请求SC-REQ，输出到CPU的外部接口部，其中，该MO-PORT存储从核心到高速缓冲侧的响应和来自核心的移出数据，该SC-PORT存储从系统控制器(SC)提供的次序。
在该以往示例中，在执行该命令时，需要访问高速缓冲存储器的命令当然不必多说，不需要访问高速缓冲存储器的命令例如用于对ASI(地址空间识别)寄存器进行数据的写或读的命令也经过图1的从XP 0至XP 6的流水线而提供给外部接口部，因此，存在下述问题，即：当在多核系统中核心的数量增加、要处理的命令的数量增加时，流水线的拥塞更加严重。
在作为与这种高速缓冲存储器的控制有关的以往技术的专利文献1中，公开了下述技术，即：当总线上的地址进入规定的地址范围内时，将总线切换到旁通(By Pass)路径侧，由此，可高速地对指定为不转移到高速缓冲存储器的非高速缓冲区域的、主存储器上的区域的一部分进行访问，其中，该旁通路径将从MPU输出的地址以及数据直接供给到主存储器侧。
接着，在专利文献2中，公开了下述技术，即：检查对来自处理器的高速缓冲中不存在的存储器地址进行访问的频度的值，当该值超过阈值时对高速缓冲执行访问，当没有超过阈值时，对高速缓冲进行旁通，由此改善高速缓冲存储器的使用效率。
专利文献1：日本特开平2-32436号公报“缓冲存储装置”
专利文献2：日本专利第2735781号公报“高速缓冲存储器控制系统及方法”
但是，即使使用这样的以往技术，也不能解决下述问题，即：在核心的数量增多的多核系统中，如果在执行其命令时包含不访问高速缓冲存储器的命令在内的全部命令经过用于高速缓冲存储器访问的流水线，则流水线的拥塞更加严重。
发明内容
本发明的目的在于，使从例如构成多核系统的多个核心分别发送的命令中的、在其执行时不访问高速缓冲存储器的非高速缓冲类型的命令不经过用于高速缓冲存储器控制的流水线，而是在外部旁通，由此，缓解流水线的拥塞，实现系统性能的提高。
本发明的高速缓冲存储器控制装置是对访问高速缓冲存储器的命令的流水线处理进行控制的装置，至少具有高速缓冲访问判定单元和路径切换单元。
高速缓冲访问判定单元判定从外部例如从构成多核系统的多个核心分别提供的命令是在其执行时不对高速缓冲存储器进行访问的命令，还是进行访问的命令，路径切换单元将判定为对高速缓冲存储器进行访问的命令投入到所述流水线处理，将判定为不对高速缓冲存储器进行访问的命令直接输出到外部，而不将其投入到所述流水线处理。
本发明的流水线控制方法是用于对高速缓冲存储器进行访问的流水线处理的控制方法，与上述的高速缓冲存储器控制装置相同，判定从外部提供的命令是在其执行时不对高速缓冲存储器进行访问的命令，还是进行访问的命令，将判定为进行访问的命令投入到流水线处理，将判定为不进行访问的命令直接输出到外部，而不将其投入到流水线处理。
如上所述，根据本发明，仅将从例如构成多核系统的核心分别提供的命令中的、在其执行时对高速缓冲存储器进行访问的命令投入到流水线处理，将不进行访问的命令直接输出到外部，而不将其投入到流水线处理。
如上所述，根据本发明，即使例如构成多核系统的核心的数量增多、从各个核提供的命令的总数非常多，也能够缓解用于访问高速缓冲存储器的流水线的拥塞，非常有助于提高系统性能。
附图说明
图1是流水线控制方式的以往示例的说明图。
图2是本实施方式中的高速缓冲访问器控制装置的结构框图。
图3是本实施方式中的多核系统的结构示例的整体结构框图。
图4是高速缓冲部的基本结构的框图。
图5是本实施方式中的流水线控制方式的说明图。
图6是移入端口的数据存储示例的说明图。
图7是路径切换控制部的结构示例的电路图。
具体实施方式
图2是本实施方式中的高速缓冲访问器控制装置的结构框图。在该图中，高速缓冲访问器控制装置1具有高速缓冲访问判定部2以及路径切换部3。
高速缓冲访问判定部2判定从外部例如构成多核系统的多个核心分别提供的命令是在其执行时不对高速缓冲存储器进行访问的命令，还是进行访问的命令。
路径切换部3将判定为对高速缓冲存储器进行访问的命令投入到流水线处理，将判定为不进行访问的命令直接输出到外部，而不将其投入到流水线。
图3是多核系统的结构示例的框图。在该图的系统内，设有2个中央处理装置(CPU)，这2个CPU 101、CPU 102经由系统控制器12与存储器11连接。系统控制器(SC)12是对2个CPU 101、CPU 102与存储器11之间的请求和数据的交换进行控制的装置，但是例如也对未图示的外部装置进行控制。
在各个CPU 101、CPU 102的内部分别具有：2个核心部15；与各个核心部15连接的高速缓冲部16；以及介于高速缓冲部16与系统控制器12之间的外部接口部17。
图4是图3的高速缓冲部16的结构框图。在该图中，高速缓冲部具有：3个端口即MI-PORT 20、MO-PORT 21、SC-PORT 22；优先级决定部23；流水线24；TAG 25；以及移入缓冲器(MIB)26。作为高速缓冲存储器，当然需要保存数据的数据部，但在图4中进行了省略。
图4的优先级决定部23决定保存在3个端口20、21、22中的请求(命令)的优先级，与该优先级对应地将来自端口20、21、22的请求投入到流水线24。流水线24使用所投入的请求的地址(adrs)进行TAG 25的检索，如果高速缓冲命中(Cache Hit)，则将所请求的数据返回到核心部15。另一方面，如果高速缓冲未命中(Cache Miss)，则在移入缓冲器26的内部确保要存储移入数据的区域，并向系统控制器12发送移入请求即SC-REQ。并且，针对存储在移入存储器26中的数据，由流水线24进行检索，当命中时，地址匹配信号(adrs-match)被提供给流水线24。
图5是本实施方式中的流水线控制方式的说明图。在该图中，从PR0到PR 3表示由图4的优先级决定部23进行的处理的阶段，在该处理阶段中，决定存储在MI-PORT 20、MO-PORT 21以及SC-PORT 22中的请求(命令)的优先次序。
从XP 0到XP 6表示用于从PR 0到PR 3之后的高速缓冲存储器访问的流水线处理的阶段，在各个阶段中，进行流水线上的处理，根据需要将来自例如图4的移入缓存器26的SC-REQ提供给外部接口部17。
在本实施方式中，在PR 0中，从各个核心部发送的请求(命令)存储在MI-PORT 20中，这些请求被区分为，在其执行时对高速缓冲存储器进行访问的高速缓冲类型的请求、以及不对高速缓冲存储器进行访问的非高速缓冲类型等请求，并且由切换处理30对请求的路径进行切换。并且，如后面所述，使用存储在MI-PORT 20中的命令的数据，由切换控制处理31对请求路径的切换进行控制。并且，作为硬件结构(电路)，切换处理30相当于针对地址总线和数据总线等的切换开关，但在这里以处理的流程为中心进行说明。
作为在其执行时不对高速缓冲存储器进行访问即不具有高速缓冲的请求(命令)，存在非高速缓冲类型请求和ASI类型请求。非高速缓冲类型请求是与主存储器上的、数据不会转移到高速缓冲存储器的区域即非高速缓冲区域对应的请求。非高速缓冲类型请求的种类有4种，即：非高速缓冲读、非高速缓冲写、非高速缓冲区块读、非高速缓冲区块写。ASI类型请求是对ASI(地址空间识别)寄存器进行数据的写/读的请求，该ASI寄存器能够进行来自软件的写/读，ASI类型请求有2种，即：ASI读、ASI写。
这些不具有高速缓冲访问的请求通过切换处理30被旁通到不同于对高速缓冲存储器进行访问的流水线的路径，在PR 1中决定核心之间的优先次序后，作为NA(非高速缓冲ASI)-REQ直接提供给外部接口部。与此相反，在PR 1中决定核心之间的优先次序，在PR 2中决定端口之间的优先次序，与该优先次序对应地，将在其执行时对高速缓冲存储器进行访问的高速缓冲类型的请求投入到从XP 0到XP 6的流水线。由此，即使在多核系统中，也能够大幅度地减少投入到该流水线的请求，从而大幅度地缓解流水线的拥塞。
图6、图7是图5的切换控制处理31的说明图。图6表示存储在MI-PORT中的命令(请求)的数据，在n+1个条目中分别存储有从核心部发送的命令的数据。该数据首先是有效标志(VLD)、表示命令类型的指令(CMD)、例如用于存储器访问的地址(ADRS)、请求的标识符(REQID)、以及其它数据。其中，CMD例如由6位表示命令类型，当其高2位为“00”时表示要投入到流水线的命令，当其高2位为“01”时表示不投入到流水线，而是要直接输出到外部接口部的命令。
图7是相当于图5的切换控制处理31的切换控制部的结构示例的电路图。在该图中，由2个三输入“与”门35、36构成切换控制部。有效标记(VLD)的值、以及CMD的6位中的从第0位来看高2位即第5位和第4位的值被提供给“与”门35。这里，CMD的第5位的值取反后输入到“与”门35，从“与”门35输出NA-REQ并提供给相当于图5的切换处理的切换开关，该NA-REQ表示与所输入的CMD对应的请求应旁通流水线处理而直接输出到外部接口部。
与此相对，VLD的值直接提供给“与”门36，另外CMD的第5位和第4位的值分别取反后提供给“与”门36。由此，从“与”门36输出PIPE-REQ并提供给切换开关，该PIPE-REQ表示要将与所输入的CMD对应的请求投入到流水线处理。
切换开关根据从“与”门35输出的NA-REQ或从“与”门36输出的PIPE-REQ的值，对要输出请求的路径进行选择/切换。
最后，进一步对本实施方式的效果进行说明。非高速缓冲类型的命令和ASI类型的命令越多，该效果越显著。例如，在系统启动时，在命令中有一半以上的命令是非高速缓冲类型，剩余的命令还包括ASI类型，与此相对，在OS的通常启动时，几乎全部的命令都是高速缓冲类型，但也包括ASI类型。但是，此时例如如果存在对外部磁盘等的访问，则发出非高速缓冲类型命令。
因此，当在系统启动时大量地发出非高速缓冲类型命令的情况下、或在OS通常启动时对外部磁盘的访问集中的情况下，缓解流水线拥塞的效果更加显著。

Claims (11)

1.一种高速缓冲存储器控制装置，其对访问高速缓冲存储器的命令的流水线处理进行控制，其特征在于，该高速缓冲存储器控制装置具有：
高速缓冲访问判定单元，其判定从外部提供的命令是在其执行时对高速缓冲存储器进行访问的命令，还是不对高速缓冲存储器进行访问的命令；以及
路径切换单元，其切换命令的路径，以将判定为对高速缓冲存储器进行访问的命令投入到所述流水线处理，另外，将判定为不对高速缓冲存储器进行访问的命令输出到外部，而不将其投入到所述流水线处理。
2.根据权利要求1所述的高速缓冲存储器控制装置，其特征在于，
所述高速缓冲存储器控制装置与构成多核系统的多个核心连接，
所述高速缓冲访问判定单元进行针对分别从该多个核心提供的命令的判定。
3.根据权利要求2所述的高速缓冲存储器控制装置，其特征在于，
所述高速缓冲存储器控制装置针对分别从所述多个核心输出的、判定为在其执行时不对所述高速缓冲存储器进行访问的多个命令，决定直接输出到外部的优先级。
4.根据权利要求1所述的高速缓冲存储器控制装置，其特征在于，
所述高速缓冲访问判定单元对从所述外部提供的命令的数据的一部分进行解码，与该解码结果对应地进行所述判定。
5.根据权利要求1所述的高速缓冲存储器控制装置，其特征在于，
所述在执行时不对高速缓冲存储器进行访问的命令包括对寄存器进行数据的写或读的命令，该寄存器能够进行来自软件的数据的写/读。
6.一种用于高速缓冲存储器访问的流水线控制方法，其特征在于，该流水线控制方法具有以下步骤：
判定从外部提供的命令是在其执行时对高速缓冲存储器进行访问的命令，还是不进行访问的命令的步骤；以及
将判定为对高速缓冲存储器进行访问的命令投入到所述流水线，将判定为不进行访问的命令直接输出到外部，而不将其投入到所述流水线的步骤。
7.根据权利要求6所述的流水线控制方法，其特征在于，
用于所述高速缓冲存储器访问的流水线的控制装置与构成多核系统的多个核心连接，
在所述判定的步骤中，进行针对分别从该多个核心提供的命令的判定。
8.根据权利要求7所述的流水线控制方法，其特征在于，
针对分别从所述多个核心输出的、判定为在其执行时不对所述高速缓冲存储器进行访问的多个命令，还决定所述直接输出到外部的优先级。
9.一种信息处理装置，其特征在于，该信息处理装置具有：
存储器；
进行运算处理的运算处理部；以及
高速缓冲部，其执行对高速缓冲存储器的访问的流水线处理控制，该高速缓冲存储器保存从所述存储器读出的信息，
所述高速缓冲部具有：
判定部，其判定命令是在其执行时需要对高速缓冲存储器进行访问的命令，还是不需要对高速缓冲存储器进行访问的命令；以及
切换部，其根据所述判定部的判定结果，当所述命令是需要对高速缓冲存储器进行访问的命令时，将命令的路径切换到对该命令进行所述流水线处理的一侧，当所述命令是不需要对高速缓冲存储器进行访问的命令时，将命令的路径切换到将该命令输出到外部而不投入到所述流水线处理的一侧。
10.根据权利要求9所述的信息处理装置，其特征在于，
在所述信息处理装置中，所述运算处理部与所述高速缓冲部构成同一运算处理装置的一部分。
11.根据权利要求9所述的信息处理装置，其特征在于，
在所述信息处理装置中，由多个运算处理部共用所述高速缓冲部。
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