CN101669319A - 帧同步器、帧同步方法及解调器 - Google Patents

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Abstract

本发明涉及可以更确定地建立有可能具有多种帧长度的输入信号的帧同步的帧同步器、帧同步方法和解调器。差动相关检测器(151)计算与插入在输入信号中的导频信号不存在相关联的无导频差动相关值，以及与插入在输入信号中的导频信号存在相关联的具有导频的差动相关值。帧周期确认计数器(152－1，152－3)基于无导频的差动相关值执行对应于分别具有21690和32490个符号的帧长度的输入信号的帧同步控制。帧周期确认计数器(152－2，152－4)基于具有导频的差动相关值执行对应于分别具有22194和33282个符号的帧长度的输入信号的帧同步控制。本发明例如可应用于卫星广播接收机。

Description

帧同步器、帧同步方法及解调器
技术领域
本发明涉及帧同步器、帧同步方法及解调器，并且更具体地涉及用于处理可能具有多种类型的帧长度的信号的帧同步器、帧同步方法及解调器。
背景技术
DVB-S.2标准是数字卫星广播标准之一，它属于传输信号有可能具有多种类型的帧长度的传输方案。图1图示出了DVB-S.2标准中的传输信号帧的配置。
90符号的头部被置于各个帧的开始处，其后跟随着包括多个时隙(slot)的主信号。每个时隙90个符号长。此外，可以根据设置，在主信号中每16个时隙插入一同步导频信号。
图2图示出了DVB-S.2标准中的传输信号头部的配置。头部包括26符号的SOF(帧起始)和64符号的PLSC(物理层信令码)。
SOF包括指示帧的开始的26比特固定值(此后亦称为固定序列)。
PLSC包括通过将表示与信号传输有关的传输参数的7比特信息编码为(64，7)里德米勒(Reed-Muller)码(RM码)而获得的64比特码字。7比特传输参数包括5比特MODCOD信息和2比特TYPE(类型)信息。
MODCOD信息指示帧调制方案和纠错码编码率。
TYPE信息的MSB(最高有效位)(此后亦称为帧长度参数)指示帧长度(以比特为单位)。设置值“0”(正常)或“1”(短)。应当注意，为了辅助描述，下面将在假设帧长度参数不取除了“0”以外的任何值的情况下来给出描述。此外，TYPE信息的LSB(最低有效位)(此后亦称为导频信号参数)指示所插入导频信号存在与否。设置值“0”(插入了导频信号)或“1”(未插入导频信号)。
相移π/2BPSK(二进制相移键控)用作头部调制方案。图3图示出了复平面中的头部的每个符号的映射模式。图3的左侧示出了头部中的奇数符号的映射模式。图3的右侧示出了头部中的偶数符号的映射模式。即，当奇数符号的值为“0”时，该符号被映射到复平面中辐角为π/4的点。当奇数符号的值为“1”时，该符号被映射到辐角为5π/4的点。当偶数符号的值为“0”时，符号被映射到辐角为3π/4的点。当偶数符号的值为“1”时，该符号被映射到辐角为7π/4的点。因此，相邻符号之间的相位差被限制在±π/2的范围内。
另一方面，QPSK(四相相移键控)或8PSK(8相相移键控)用作主信号调制方案。
此外，导频信号包含QPSK未经调制的符号。即，导频信号的每个符号被映射到复平面中辐角为π/4的点(1/
Figure G2008800139074D00021
1/
Figure G2008800139074D00022
)。
图4图示出了DVB-S.2标准中的传输信号帧长度的类型。如上所述，如果TYPE信息的帧长度参数被固定为值“0”，则帧长度取决于主信号调制方案(MOD)以及所插入导频信号存在与否而取四种类型的值。即，当在插入导频信号的情况下通过QPSK调制主信号时，帧长度为33282。当在未插入导频信号的情况下通过QPSK调制主信号时，帧长度为32490。当在插入导频信号的情况下通过8PSK调制主信号时，帧长度为22194。当在未插入导频信号的情况下通过8PSK调制主信号时，帧长度为21690。
这里，将给出对适于解调符合传统DVB-S.2标准的信号的解调电路中的帧同步的描述。应当注意，这里的术语“帧同步”是指适于在诸如噪声或载波频率偏移之类的干扰的影响下接收包含复数符号串的信号(此后亦称为输入信号)，检测每个帧的开始，并输出与帧同步的同步信号的处理序列。应当注意，可以将处理包括在适于对头部中的PLSC的RM码解码以获得MODCOD和TYPE信息的帧同步中。
图5图示出了专利文献1中描述的适于解调符合传统DVB-S.2的信号的解调电路中的帧同步电路的配置示例。图5所示的帧同步电路11包括差动相关检测器21和峰值搜索检测器22。
差动相关检测器21包括差动计算部件31、PLSC相关计算部件32、SOF相关计算部件33、加法器34-1和34-2、绝对值计算器35-1和35-2，以及选择器36。
差动计算部件31包括复数共轭计算器41、延迟器42以及乘法器43。差动计算部件31对输入信号执行差动检测，并且将从差动检测获得的差动值提供给PLSC相关计算部件32。
PLSC相关计算部件32包括延迟器51-1至51-64，乘法器52-1至52-32以及加法器53。该部件32每隔一个符号计算相关值，并将计算出的相关值加起来，并且将相关值之和(此后称为PLSC相关值)提供给加法器34-1和34-2，该相关值指示具有输入信号的差动值的符号串(此后亦称为接收差动序列)与具有正确的PLSC差动值的符号串(此后亦称为PLSC差动序列)之间的符号到符号相关值。
顺便提及，PLSC包含如上所述的被编码为(64，7)里德米勒码(RM码)的信息。RM码的码字具有如下特性：如果从开始起将字分割为2比特的对，则所有对的元素的值是相同的或位反相的(bit-inverted)。
此外，所有对的元素的值是相同的还是位反相的取决于预编码数据中的特定比特的值。
在PLSC的情况中，如果导频信号(其是PLSC的经编码7比特传输参数中的TYPE信息的LSB)的参数值为“0”，则所有对的元素的值是相同的。所有对的值是“00”或“11”。如果导频信号的参数值为“1”，则所有对的元素的值是位反相的。所有对的值为“01”或“10”。因此，如果导频信号的参数值为“0”，则从PLSC差动序列的开始起每隔一个符号的差动值都为-j(＝e-jπ/2)，如果导频信号的参数值为“1”，则该差动值都为j(＝ejπ/2)。因此，差动值彼此反相。
如果导频信号的参数值为“1”，即，如果在输入信号中插入了导频信号，则PLSC相关计算部件32计算指示PLSC和接收差动序列之间的相关性的PLSC相关值。因此，当输入信号的头部部分被馈送到差动相关检测器21，并且输入信号的PLSC部分的接收差动序列被馈送到PLSC相关计算部件32时，如果导频信号的参数值为“1”和“0”，则PLSC相关值理想地分别为正的最大值和负的最小值。
SOF相关计算部件33包括延迟器61-1至61-25、乘法器62-1至62-25，以及加法器63。SOF相关计算部件33计算指示接收差动序列与具有正确SOF差动值的符号串(此后亦称为SOF差动序列)之间的符号到符号相关性的相关值，将计算出的相关值加起来，并且将相关值之和(此后称为SOF相关值)提供给加法器34-1和34-2。
因此，当输入信号的头部部分被馈送到差动相关检测器21并且输入信号的SOF部分的接收差动序列被馈送到SOF相关计算部件33时，SOF相关值理想地为正的最大值。
加法器34-1将PLSC和SOF相关值相加在一起，并且将和提供给绝对值计算器35-1。
加法器34-2相加PLSC相关值和将SOF相关值的符号反相后的值，并且将和提供给绝对值计算器35-2。
绝对值计算器35-1计算来自加法器34-1的相加值的绝对值，并且将该绝对值提供给选择器36。
绝对值计算器35-2计算来自加法器34-2的相加值的绝对值，并且将该绝对值提供给选择器36。
选择器36选择来自绝对值计算器35-1和35-2的绝对值中的较大的一个，并且将该值提供给峰值搜索检测器22。
因此，理想地，如果插入在输入信号中的导频信号的参数值为“1”，则当输入信号的头部部分被馈送到差动相关检测器21时，绝对值计算器35-1计算出的绝对值以及选择器36输出的值是最大的。如果插入在输入信号中的导频信号的参数值为“0”，则当输入信号的头部部分被馈送到差动相关检测器21时，绝对值计算器35-2计算出的绝对值以及选择器36输出的值是最大的。
这里，将参考图6所示的流程图给出对由峰值搜索检测器22执行的峰值搜索处理的描述。
在步骤S1，峰值搜索检测器22判断调制方案是否已知。
如果判断出调制方案是已知的，则处理前进到步骤S2。
在步骤S2，峰值搜索检测器22将搜索窗大小L设置为适合于已知调制方案的帧长度。随后，处理前进到步骤S4。
另一方面，如果在步骤S1判断出调制方案是未知的，则处理前进到步骤S3。
在步骤S3，峰值搜索检测器22将搜索窗的大小L设为最大大小。
在步骤S4，峰值搜索检测器22在搜索窗中寻找从选择器36输出的相关值为峰值的位置。
在步骤S5，峰值搜索检测器22将找到的峰值位置指定为候选者。
在步骤S6，峰值搜索检测器22对MODCODE信息(MODCOD和TYPE信息)进行解码。
在步骤S7，峰值搜索检测器22基于调制和编码方案得出下一唯一字的位置。
在步骤S8，峰值搜索检测器22验证在步骤S7中得出的位置实际上是否是唯一字和MODCODE信息的位置。
在步骤S9，如果接连预定次数都验证出所得出的唯一字位置是唯一字和MODCODE信息的位置，则峰值搜索检测器22宣告已实现帧同步。
专利文献1：日本专利早期公开No.2005-6338
发明内容
技术问题
然而，在专利文献1描述的发明中，如果在步骤S6中不能通过解码RM码来对MODCODE和TYPE信息解码，则不能执行后续的处理步骤，这使得难以建立帧同步。例如，在PLSC 64符号检测期间当存在使得相位旋转π/2或更多的频率偏移时，并且更具体地，在30Mbps的符号速率时存在大约117kMHz频率偏移时，RM解码失败，这使得难以建立帧同步。
本发明是鉴于上面的问题而设计出的，并且本发明的一个目的是更确定地建立有可能具有多个帧长度的输入信号的帧同步。
技术方案
本发明第一方面的帧同步器是用于实现以多种预定类型的帧长度中的任一种发送来的输入信号的帧同步的帧同步器。该帧同步器包括相关检测装置和帧同步装置。相关检测装置计算指示已知序列与接收序列之间的相关性的相关值，已知序列是插入在输入信号中的具有已知值的符号串，并且接收序列是通过检测输入信号而获得的符号串。以一一对应的方式按照与帧长度的类型数目相等的数目设置的帧同步装置将关联帧长度与相关值的峰峰间隔相比较，并且如果关联帧长度与相关值的峰峰间隔匹配，则输出与具有关联帧长度的帧同步的同步信号。
帧同步装置还可以与同步信号一起输出传输参数，传输参数适于确定输入信号的帧长度并且适合于关联帧长度。
帧同步器还可以包括提取装置和确定装置。提取装置基于同步信号提取插入在输入信号中的传输参数。确定装置通过将从帧同步装置输出的传输参数的值与由提取装置提取出的传输参数的值相比较，来确定提取出的传输参数的可靠程度。
帧同步器还可以包括解码装置，该解码装置适于利用从帧同步装置输出的传输参数的一部分以简化的方式来对插入在输入信号中的经编码传输参数进行解码。
如果已知序列因适于确定输入信号的帧长度的传输参数的值而取多个值，则相关检测装置可以计算与具有多个值的已知序列相关联的相关值。帧同步装置可以将一相关值的峰峰间隔与关联帧长度相比较，该相关值是与适合于关联帧长度的已知序列的值相关联的相关值。
帧同步器还可以包括选择装置，该选择装置适于在同步信号从多个帧同步装置输出时，选择并输出从与最短帧长度相关联的帧同步装置输出的同步信号。
本发明第一方面的帧同步方法是帧同步器的帧同步方法，该帧同步器用于实现以多种预定类型的帧长度中的任一种发送来的输入信号的帧同步。帧同步方法包括一步骤：计算指示已知序列与接收序列之间的相关性的相关值，已知序列是插入在输入信号中的具有已知值的符号串，并且接收序列是通过检测输入信号而获得的符号串。帧同步方法包括另一步骤：利用帧同步装置将关联帧长度与相关值的峰峰间隔相比较，帧同步装置是以一一对应的方式按照与帧长度的类型数目相等的数目来设置的。帧同步方法包括另一步骤：如果关联帧长度与所述相关值的峰峰间隔匹配，则输出与具有关联帧长度的帧同步的同步信号。
本发明第二方面的解调器是用于解调以多种预定类型的帧长度中的任一种发送来的输入信号的解调器。解调器包括相关检测装置和帧同步装置。相关检测装置计算指示已知序列与接收序列之间的相关性的相关值，已知序列是插入在输入信号中的具有已知值的符号串，并且接收序列是通过检测输入信号而获得的符号串。以一一对应的方式按照与帧长度的类型数目相等的数目设置的帧同步装置将关联帧长度与相关值的峰峰间隔相比较，并且如果关联帧长度与相关值的峰峰间隔匹配，则输出与具有关联帧长度的帧同步的同步信号。
帧同步装置还可以与同步信号一起输出传输参数，传输参数适于确定输入信号的帧长度并且适合于关联帧长度。解调器还可以包括信号处理装置，该信号处理装置适于在从帧同步装置输出的传输参数包含了适于定义插入在帧中的已知序列的量的参数时，根据从传输参数中找到的已知序列的量自适应地改变对输入信号执行的处理。
在本发明的第一方面中，计算指示已知序列与接收序列之间的相关性的相关值，已知序列是插入在输入信号中的具有已知值的符号串，并且接收序列是通过检测输入信号而获得的符号串。利用以一一对应的方式按照与帧长度的类型数目相等的数目设置的帧同步装置将关联帧长度与相关值的峰峰间隔相比较。如果相关帧长度与相关值的峰峰间隔匹配，则输出与具有关联帧长度的帧同步的同步信号。
在本发明的第二方面中，计算指示已知序列与接收序列之间的相关性的相关值，已知序列是插入在输入信号中的具有已知值的符号串，并且接收序列是通过检测输入信号而获得的符号串。利用以一一对应的方式按照与帧长度的类型数目相等的数目设置的帧同步装置将关联帧长度与相关值的峰峰间隔相比较。如果相关帧长度与相关值的峰峰间隔匹配，则输出与具有关联帧长度的帧同步的同步信号。
有益效果
根据本发明的第一或第二方面，能够建立具有多种帧长度的输入信号的同步。根据本发明的第一或第二方面，具体地，能够以更确定的方式建立可能具有多种帧长度的输入信号的同步。
附图说明
[图1]图1是图示出DVB-S.2标准中的传输信号帧的配置的示图。
[图2]图2是图示出DVB-S.2标准中的传输信号帧的头部的配置的示图。
[图3]图3是图示出复平面中的头部的每个符号的映射模式的示图。
[图4]图4是图示出DVB-S.2标准中的传输信号帧长度的类型的示图。
[图5]图5是图示出适于解调符合传统DVB-S.2标准的信号的解调电路中的帧同步电路的配置示例的框图。
[图6]图6是用于描述传统的帧同步电路的峰值搜索/检测处理的流程图。
[图7]图7是图示出应用了本发明的解调器的一个实施例的框图。
[图8]图8是图示出图7所示的帧同步电路的第一实施例的框图。
[图9]图9是图示出差动相关(differential correlation)检测器的配置示例的框图。
[图10]图10是用于描述由差动相关检测器执行的差动相关检测处理的流程图。
[图11]图11是用于描述由帧周期确认计数器执行的帧同步建立处理的流程图。
[图12]图12是用于描述由选择器执行的输出选择处理的流程图。
[图13]图13是图示出图7所示的帧同步电路的第二实施例的框图。
[图14]图14是图示出DVB-S.2标准中每帧的已知符号数目的示图。
[图15]图15是图示出图7所示的帧同步电路的第三实施例的框图。
[图16]图16是用于描述由图15所示的帧同步电路执行的PLSC锁(lock)确定处理的流程图。
[图17]图17是图示出图7所示的帧同步电路的第四实施例的框图。
[图18]图18是图示出个人计算机的配置示例的框图。
标号说明
101：解码器，113：相位同步电路，114：帧同步电路，115：纠错解码电路，151：差动相关检测器，152：帧周期确认计数器，153：选择器，231：差动计算部件，232：PLSC相关计算部件，233：SOF相关计算部件，234：加法器，241：复数共轭计数器，242：延迟器，243：乘法器，251：延迟器，252：乘法器，253：加法器，261：延迟器，262：乘法器，263：加法器，301：帧周期确认计数器，302：选择器，321：RM码解码部件，322：PLSC锁确定部件，341：RM码解码部件
具体实施方式
下面将参考附图给出对应用了本发明的实施例的描述。
图7是图示出应用了本发明的解调器的一个实施例的框图。图7所示的解调器101接收并解调例如符合DVB-S.2标准的广播信号(此后亦称为输入信号)。
解调器101包括调谐器111、A/D转换电路112、相位同步电路113、帧同步电路114以及纠错解码电路115。
调谐器111接收符合DVB-S.2标准的输入信号，并且将所接收的信号提供给A/D转换电路112。
A/D转换电路112将模拟输入信号A/D转换为数字信号，并且将该信号提供给相位同步电路113。
相位同步电路113校正输入信号中每个符号的相位误差，并且将信号提供给帧同步电路114。
帧同步电路114逐帧地对输入信号执行同步控制，并且将例如指示帧同步状态的信息提供给相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。此外，帧同步电路114将以“原状”状况从相位同步电路113提供来的输入信号提供给纠错解码电路115。
纠错解码电路115使输入信号经过包括LDPC码解码和BCH码解码在内的纠错处理(FEC(前向纠错))。该电路115将从解码处理获得的TS(传输流)分组输出到后续设备。
图8是图示出图7所示的帧同步电路114的第一实施例的框图。帧同步电路114包括差动相关检测器151、帧周期确认计数器152-1至152-4，以及选择器153。
差动相关检测器151计算输入信号的每个符号与其前一符号之间的差动值，并且计算指示输入信号的差动序列(接收差动序列)与PLSC和SOF差动序列之间的相关性的差动相关值，如后参考图9所述的。
应当注意，差动相关检测器151针对不存在插入输入信号中的导频信号的情况计算一差动相关值(此后亦称为无导频的差动相关值)，并且针对存在插入输入信号中导频信号的情况计算另一差动相关值(此后亦称为具有导频的差动相关值)。差动相关检测器151将无导频的差动相关值提供给帧周期确认计数器152-1和152-3，并将具有导频的差动相关值提供给帧周期确认计数器152-2和152-4。
帧周期确认计数器152-1基于针对导频信号不存在的差动相关值，执行适于如下情况的帧同步控制：输入信号中每个帧的帧长度L为21690个符号的情况，即，在未插入导频信号时利用8PSK调制输入信号的主信号的情况，如后参考图11所述的。帧周期确认计数器152-1将帧同步标志和帧开始标志提供给选择器153，所述帧同步标志是指示帧同步建立存在与否的信号，所述帧开始标志是指示帧开始定时并与帧同步的同步信号。
帧周期确认计数器152-2基于针对导频信号存在的差动相关值，执行适于如下情况的帧同步控制：输入信号中每个帧的帧长度L为22194个符号的情况，即，在插入导频信号时利用8PSK调制输入信号的主信号的情况，如后参考图11所述的。帧周期确认计数器152-2将指示帧同步建立存在与否的帧同步标志，以及指示帧开始定时的帧开始标志，提供给选择器153。
帧周期确认计数器152-3基于针对导频信号不存在的差动相关值，执行适于如下情况的帧同步控制：输入信号中每个帧的帧长度L为32490个符号的情况，即，在未插入导频信号时利用QPSK调制输入信号的主信号的情况，如后参考图11所述的。帧周期确认计数器152-3将指示帧同步建立存在与否的帧同步标志，以及指示帧开始定时的帧开始标志，提供给选择器153。
帧周期确认计数器152-4基于针对导频信号存在的差动相关值，执行适于如下情况的帧同步控制：输入信号中每个帧的帧长度L为33282个符号的情况，即，在插入导频信号时利用QPSK调制输入信号的主信号的情况，如后参考图11所述的。帧周期确认计数器152-4将指示帧同步建立存在与否的帧同步标志，以及指示帧开始定时的帧开始标志，提供给选择器153。
应当注意，如果无需在这些帧周期确认计数器之间进行区分，则此后将帧周期确认计数器152-1至152-4简称为帧周期确认计数器152。
另一方面，将从各个帧周期确认计数器输出的帧同步标志的值设为“1”以指示已建立帧同步，或者将其设为“0”以指示尚未建立帧同步。将帧开始标志的值设为“1”以指示帧开始定时，或者设为“0”以指示任何其它定时。
选择器153基于预定优先级选择从帧周期确认计数器152-1至152-4馈送来的四组帧同步标准和帧开始标志中的一组，并且将该组提供给相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路，如后参考图12所述的。
图9是图示出差动相关检测器151的配置示例的框图。该检测器151包括差动计算部件231、PLSC相关计算部件232、SOF相关计算部件233以及加法器234-1和234-2。应当注意，在图9中，用相同的标号来表示与图5所示的组件相似的组件。
差动计算部件231对输入信号执行差动检测，并且将从差动检测获得的差动值提供给PLSC相关计算部件232。差动计算部件231包括复数共轭计算器241、延迟器242和乘法器243。
复数共轭计算器241计算输入信号的每个符号的复数共轭，并且将该复数共轭提供给乘法器243。
延迟器242将输入信号中的每个符号延迟一个符号，并且将符号提供给乘法器243。
乘法器243通过将来自复数共轭计算器241的符号的复数共轭与来自延迟器242的前一符号相乘，来计算输入信号的相邻符号之间的差动值。乘法器243将计算出的差动值提供给PLSC相关计算部件232的延迟器251-1。
PLSC相关计算部件232包括延迟器251-1至251-64、乘法器252-1至252-32以及加法器253。应当注意，如果不存在在这些延迟器和乘法器之间进行区分的特殊需要，此后将延迟器251-1至251-64和乘法器252-1至252-64简称为延迟器251和乘法器252。
延迟器251-1将每个输入差动值延迟一个符号，并且将差动值提供给乘法器252-1以及后一级的延迟器251-2。
延迟器251-2将每个输入差动值延迟一个符号，并且将差动值提供给后一级的延迟器251-3。
延迟器251-3将每个输入差动值延迟一个符号，并且将差动值提供给后一级的延迟器251-4，并提供给乘法器252-2。
其余的延迟器与上面的相同。从PLSC相关计算部件232的开始起的每个奇数延迟器251将每个输入差动值延迟一个符号，并且将差动值提供给后一级的延迟器251，并提供给乘法器252。另一方面，除延迟器251-64以外的从PLSC相关计算部件232的开始起的每个偶数延迟器251将每个输入差动值延迟一个符号，并且将差动值提供给后一级的延迟器251。此外，延迟器251-64将每个输入差动值延迟一个符号，并且将差动值提供给SOF相关计算部件233的延迟器261-1。
乘法器252-1至252-32每隔一个符号计算指示输入信号的差动序列(即，接收差动序列)与PLSC差动序列之间的符号到符号相关性的相关值。更具体地，乘法器252-32通过将从延迟器251-63馈送来的接收差动序列的差动值乘以与PLSC差动序列中的第一符号的差动值相关联的预定值，来计算指示接收差动序列的每个符号与PLSC差动序列的第一符号之间的相关性的相关值。乘法器252-31通过将从延迟器251-61馈送来的接收差动序列的差动值乘以与PLSC差动序列中的第三符号的差动值相关联的预定值，来计算指示接收差动序列的每个符号与PLSC差动序列的第三符号之间的相关性的相关值。其余的乘法器与上述相同。乘法器252-n通过将从延迟器251-(2n-1)馈送来的接收差动序列的差动值乘以与PLSC差动序列中的第65-2n符号的差动值相关联的预定值，来计算指示接收差动序列的每个符号与PLSC差动序列的第65-2n符号之间的相关性的相关值。乘法器252-1至252-32将计算出的相关值提供给加法器253。
加法器253将乘法器252-1至252-32计算出的相关值加在一起，并且将和，即PLSC相关值提供给加法器234-1和234-2。
应当注意，如果TYPE信息的导频信号的参数值为“1”，即如果在输入信号中插入了导频信号，则PLSC相关计算部件232计算指示PLSC与接收差动序列之间的相关性的PLSC相关值。如上所述，如果导频信号的参数值为“0”，则从PLSC差动序列的开始起每隔一个符号的差动值都为-j(＝e-jπ/2)，而如果导频信号的参数值为“1”，则都为j(＝ejπ/2)。因此，差动值彼此反相。因此，当输入信号的头部部分被馈送到差动相关检测器151中并且输入信号的PLSC部分的接收差动序列被馈送到PLSC相关计算部件232时，如果导频信号的参数值为“1”和“0”，则PLSC相关值理想地分别为正的最大值和负的最小值。
SOF相关计算部件233包括延迟器261-1至261-25、乘法器262-1至262-25，以及加法器263。应当注意，如果不存在在这些延迟器和乘法器之间进行区分的特殊需要，则此后将延迟器261-1至261-25和乘法器262-1至262-25简称为延迟器261和乘法器262。
延迟器261-1将每个输入差动值延迟一个符号，并且将差动值提供给乘法器262-1和后一级的延迟器261-2。
其余延迟器与上面的延迟器261-1相同。除延迟器261-25以外的延迟器261将每个输入差动值延迟一个符号，并且将差动值提供给乘法器262和后一级的延迟器261。另一方面，延迟器261-25将每个输入差动值延迟一个符号，并且将差动值提供给乘法器262-25。
乘法器262-1至262-25每隔一个符号计算指示输入信号的差动序列(即，接收差动序列)与SOF差动序列之间的符号到符号相关性的相关值。更具体地，乘法器262-25通过将从延迟器261-25馈送来的接收差动序列的差动值乘以与SOF差动序列的第一符号的差动值相关联的预定值，来计算指示接收差动序列的每个符号与SOF差动序列的第一符号之间的相关性的相关值。乘法器262-24通过将从延迟器261-24馈送来的接收差动序列的差动值乘以与SOF差动序列的第二符号的差动值相关联的预定值，来计算指示接收差动序列的每个符号与SOF差动序列的第二符号之间的相关性的相关值。其余的乘法器与上面的相同。乘法器262-m通过将从延迟器261-m馈送来的接收差动序列的差动值乘以与SOF差动序列的第26-m符号的差动值相关联的预定值，来计算指示接收差动序列的每个符号与SOF差动序列的第26-m符号之间的相关性的相关值。乘法器262-1至262-25将计算出的相关值提供给加法器263。
加法器263将由乘法器262-1至262-25计算出的相关值加在一起，并且将和，即SOF相关值提供给加法器234-1和234-2。
因此，当输入信号的头部部分被馈送到差动相关检测器151中并且输入信号的SOF部分的接收差动序列被馈送到SOF相关计算部件233时，SOF相关值理想地为正的最大值。
加法器234-1将PLSC和SOF相关值加在一起，并且将和作为具有导频的差动相关值提供给帧周期确认计数器152-1和152-4。因此，具有导频的差动相关值表示已知序列与接收差动序列之间的相关性。如果导频信号的参数值为“1”，即如果在输入信号中插入了导频信号，则已知序列是具有已知值的符号串，并且包括PLSC和SOF差动序列。接收差动序列是从输入信号的差动检测获得的。当输入信号的头部部分被馈送到差动相关检测器151并且如果导频信号的参数值为“1”，则具有导频的差动相关值理想地为正的最大值。
加法器234-2相加将PLSC相关值符号反相后的值和SOF相关值，并且将和作为无导频的差动相关值提供给帧周期确认计数器152-1和152-3。因此，无导频的差动相关值表示已知序列与接收差动序列之间的相关性。如果导频信号的参数值为“0”，即如果未在输入信号中插入导频信号，则已知序列包括PLSC和SOF差动序列。接收差动序列是通过检测输入信号获得的。当输入信号的头部部分被馈送到差动相关检测器151并且如果导频信号的参数值为“0”，则无导频的差动相关值理想地为正的最大值。
接下来将参考图10至12给出对由帧同步电路114执行的处理的描述。
首先将参考图10的流程图给出对由帧同步电路114中的差动相关检测器151执行的差动相关检测处理的描述。
在步骤S101，差动计算部件231执行差动计算。即，如上参考图9所述的，差动计算部件231计算从相位同步电路113馈送来的输入信号的每个符号的差动值，并且将计算出的差动值提供给PLSC相关计算部件232的延迟器251-1。
在步骤S102，PLSC相关计算部件232和SOF相关计算部件233计算相关值。即，如参考图9所述的，PLSC相关计算部件232计算PLSC相关值并将该值提供给加法器234-1和234-2，并且SOF相关计算部件233计算SOF相关值并将该值提供给加法器234-1和234-2。
在步骤S103，加法器234-1和234-2计算差动相关值。即，如上参考图9所述的，加法器234-1将PLSC和SOF相关值加在一起并将和作为具有导频的差动相关值提供给帧周期确认计数器152-2和152-4，而加法器234-2相加将PLSC相关值的符号反相后的值和SOF相关值，并且将和作为无导频的差动相关值提供给帧周期确认计数器152-1和152-3。
随后，处理返回步骤S101，并且重复步骤S101至S103。
接下来将参考图11所示的流程图描述帧周期确认计数器152-1和152-4响应于图10所示的由差动相关检测器151执行的差动相关检测处理所执行的帧同步建立处理。应当注意，图11的流程图示出了由一个帧周期确认计数器执行的处理，并且帧周期确认计数器152-1和152-4彼此并行地执行图11所示的处理。还应当注意，例如当差动相关检测器151开始提供差动相关值时，启动该处理。
在步骤S121，帧周期确认计数器152保留从差动相关检测器151馈送来的差动相关值。
在步骤S122，帧周期确认计数器152判断当前一差动相关值被保留之后第L个符号的差动相关值是否被输入。如果判定当前一差动相关值被保留之后第L个符号的差动相关值未被输入，则处理前进到步骤S123。
在步骤S123，帧周期确认计数器152判断比所保留的差动相关值大的差动相关值是否被输入。如果判定比所保留的差动相关值大的差动相关值未被输入，则处理返回步骤S122。重复步骤S122和S123中的处理，直到在步骤S122中判定当前一差动相关值被保留之后第L个符号的差动相关值被输入或者直到在步骤S123中判定比所保留的差动相关值大的差动相关值被输入为止。
另一方面，如果在步骤S123中判定比所保留的差动相关值大的差动相关值被输入，即，如果在前一差动相关值被保留之后，在相关帧长度L期间比帧周期确认计数器152保留的差动相关值大的差动相关值被输入，则处理前进到步骤S124。
在步骤S124，帧周期确认计数器152递减同步计数器。接下来，处理返回步骤S121，在步骤S121，被确定大于所保留差动相关值的差动相关值重新被保留，然后，步骤S122及后续步骤中的处理被执行。
另一方面，如果在步骤S123中判定当前一差动相关值被保留之后第L个符号的差动相关值被输入，即，如果在前一差动相关值被保留之后，在相关帧长度L期间，未输入比帧周期确认计数器152保留的差动相关值大的差动相关值，则处理前进到步骤S125。
在步骤S125，帧周期确认计数器152递增同步计数器。
在步骤S126，帧周期确认计数器152判断同步计数器是否超过阈值。如果判定同步计数器尚未超过阈值，则处理返回步骤S121，其中，首先保留前一差动相关值，然后重新保留第L个符号的差动相关值，其后，执行步骤S122及后续步骤中的处理。
另一方面，如果在步骤S126中判定同步计数器已超过阈值，即，如果帧长度L在某个时间量中持续与相关值的峰峰间隔相匹配，则处理前进到步骤S127。
在步骤S127，帧周期确认计数器152通知帧同步的建立，并终止帧同步建立处理。更具体地，帧周期确认计数器152将帧同步标志的值设为“1”以指示帧同步已建立。此外，帧周期确认计数器152在一个符号的时段中将帧开始标志的值设为“1”，并且随后在每次经过了L个符号时，在一个符号的时段中将帧开始标志的值设为“1”。即，每当帧头部部分被馈送到差动相关检测器151时，帧开始标志就被设为“1”。
接下来，将参考图12所示的流程图描述选择器153响应于图11所示的帧周期确认计数器152执行的帧同步建立处理而执行的输出选择处理。
在步骤S141，选择器153选择要输出的信息。更具体地，如果仅有一个帧周期确认计数器152将帧同步标志的值设为“1”，则选择器153选择从该帧周期确认计数器152输出的帧同步标志和帧开始标志。选择器153将这些标志作为选择后帧同步标志和选择后帧开始标志输出到相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。
另一方面，如果多个帧周期确认计数器152将帧同步标志的值设为“1”，则选择器153基于同步状态管理表选择帧周期确认计数器152之一，并且选择从选出的帧周期确认计数器152输出的帧同步标志和帧开始标志。选择器153将这些标志作为选择后帧同步标志和选择后帧开始标志输出到相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。
这里，同步状态管理表是规定了优先级的表，所述优先级用来从四个帧周期确认计数器152中选择要输出的标志并将标志输出到相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。
例如，同步状态管理表定义：必须优先输出来自与短的帧长度相关联的帧周期确认计数器152的标志。即，优先级的顺序如下：帧周期确认计数器152-1、152-2、152-3和152-4。原因在于虽然通常仅一个帧周期确认计数器152将帧同步标志的值设为“1”，换言之，虽然通常仅一个帧周期确认计数器152建立帧同步，然而，来自多个帧周期确认计数器152的帧同步标志的值可能错误地为“1”。在这种情况中，由于帧同步状态被更新的间隔较短，因此，认为与短的帧长度相关联的帧周期确认计数器152的同步状态更可靠。
应当注意，如果帧周期确认计数器152都未将帧同步标志的值设为“1”，则选择器153输出值被设为“0”的选择后帧同步标志和选择后帧开始标志。
选择器153重复步骤S141中的处理。
如上所述，利用具有导频的差动相关值以及无导频的差动相关值来进行帧同步控制。与如图5所示的利用传统的帧同步电路11实现的简单地选择PLSC和SOF相关值之间的和与差的绝对值中较大的一个相比，这保证了帧同步的较高准确度并且保证了帧同步建立的较高可靠性。
此外，无需预先解码MODCOD和TYPE信息以建立帧同步。这允许更可靠的较快的帧同步。
另外，针对不同帧长度的帧同步建立处理由四个帧周期确认计数器152并行地执行。这允许了较快的帧同步。
另外，仅使用了电路规模较大的一个差动相关检测器151，以及电路规模较小的四个帧周期确认计数器152。这使整体电路的规模保持较小。
另外，相位同步电路113可以利用帧开始标志得知输入信号帧的开始位置并将SOF当作已知序列，这为检测相位误差提供了改善的准确性。另外，检测相位误差时的经改善的准确性使得能够在由相位同步电路113执行的载波频率同步处理中快速且准确地消除频率误差。
接下来给出对图7所示的帧同步电路114的第二实施例的描述。
图13是图示出图7所示的帧同步电路114的第二实施例的框图。图13所示的帧同步电路114包括差动相关检测器151、帧周期确认计数器301-1至301-4，以及选择器302。应当注意，在图13中，用相同的标号来表示与图8中的组件相似的组件，并且省略对其的描述以避免冗余。
帧周期确认计数器301-1至301-4与图8所示的帧周期确认计数器152-1至152-4的不同之处在于：这些计数器不仅将帧同步标志和帧开始标志而且将MOD和TYPE信息提供给选择器302。
如上参考图4所述的，输入信号的帧长度是由输入信号的主信号的调制方案(MOD)以及插入导频信号的存在与否来确定的。相反，如果可以在帧同步建立之后确定输入信号的帧长度，则能够确定输入信号中插入的MODCOD信息的与调制方案有关的信息(此后称为MOD信息)以及TYPE信息。
当帧同步建立时，帧周期确认计数器301-1至301-4将适合于相关帧长度L的MOD和TYPE信息提供给选择器302。即，帧周期确认计数器301-1将指示主信号的调制方案为8PSK的MOD信息以及指示未插入导频信号的TYPE信息提供给选择器302。帧周期确认计数器301-2将指示主信号的调制方案为8PSK的MOD信息以及指示插入了导频信号的TYPE信息提供给选择器302。帧周期确认计数器301-3将指示主信号的调制方案为QPSK的MOD信息以及指示未插入导频信号的TYPE信息提供给选择器302。帧周期确认计数器301-4将指示主信号的调制方案为QPSK的MOD信息以及指示插入了导频信号的TYPE信息提供给选择器302。
应当注意，如果无需在这些计数器之间进行区分，则此后将帧周期确认计数器301-1至301-4简称为帧周期确认计数器301。
选择器302选择从帧周期确认计数器301-1至301-4馈送来的四组帧同步标志、帧开始标志、MOD信息和TYPE信息中的一组，并且将该组作为选择后帧同步标志、选择后帧开始标志、选择后MOD信息和选择后TYPE信息提供给相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。
接下来，将描述由图13所示的帧同步电路114执行的处理。
图13所示的差动相关检测器151执行的差动相关检测处理与参考图10描述的由图8所示的差动相关检测器151执行的处理相同，因此省略对其的描述以避免冗余。
与由图8所示的帧周期确认计数器152执行的处理一样，由图13所示的帧周期确认计数器301执行的帧同步建立处理是基于图11所示的流程图进行的。
应当注意，由帧周期确认计数器301执行的帧同步建立处理与由帧周期确认计数器152执行的该处理的不同之处在于步骤S127中执行的处理。
即，在步骤S127，帧周期确认计数器301将帧同步标志的值设为“1”以指示帧同步已建立，并且在一个符号的时段中将帧开始标志的值设为“1”。然后，帧周期确认计数器301在每次经过了L个符号时，在一个符号的时段中将帧开始标志的值设为“1”，并且开始提供适合于相关联的帧长度L的MOD和TYPE信息。
另一方面，与由图8所示的选择器153执行的输出选择处理一样，由图13所示的选择器302执行的输出选择处理是基于图12所示的流程图进行的。
即，在步骤S141，选择器302基于同步状态管理表，将从所选帧周期确认计数器301输出的帧同步标志、帧开始标志、MOD信息和TYPE信息，作为选择后帧同步标志、选择后帧开始标志、选择后MOD信息和选择后TYPE信息，提供给相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。
如上所述，例如，即使频率偏移大到不能解码PLSC的RM码的程度，也能够建立帧同步并获得输入信号的MOD和TYPE信息。
此外，相位同步电路113可以基于TYPE信息得知插入的导频信号存在与否。如果插入了导频信号，则相位同步电路113可以将该导频信号当作已知序列，这为相位误差的检测提供了经改善的准确度。此外，相位同步电路113可以将主信号当作由MOD信息所指示的调制方案的PSK符号，这为相位误差的检测提供了进一步经改善的准确度。另外，检测相位误差时的经改善的准确度使得能够在由相位同步电路113执行的载波频率同步处理中快速且准确地消除频率误差。此外，除了上述的之外，通过根据MOD和TYPE信息将相位同步电路113的不同参数调节为其最优值，可以更快地建立相位同步。
此外，可以基于MOD和TYPE信息如图14所示的那样来确定每帧的已知符号数目。即，当在插入导频信号的情况下通过QPSK来调制主信号时，每帧的已知符号数为2070个符号。当在未插入导频信号的情况下通过QPSK来调制主信号时，数目为90个符号。当在插入导频信号的情况下通过8PSK来调制主信号时，数目为1350个符号。当在未插入导频信号的情况下通过8PSK来调制主信号时，数目为90个符号。
另外，如果利用已知符号来处理输入信号，则插入在每帧中的已知符号的量(已知符号的数目)可以被确定这一事实可能使得能根据已知符号的量自适应地改变对输入信号执行的处理。例如，如果利用给定量或更多的已知符号来执行算术运算，则能够自适应地改变持续处理遍及的帧的数目，将处理量保持为最小。
更具体地，例如，为了让解调器101中未示出的CSI(信道状态信息)计算电路高准确度地计算CSI，必须利用给定量或更多的已知符号来计算噪声的量。例如，假设利用10000个已知符号可以充分高准确度地计算CSI，则通过基于MOD和TYPE信息获知每帧的已知符号数目，能够确定CSI处理应当持续的帧的数目以便找到具有充分高的准确度的CSI。例如，当在插入导频信号的情况下通过QPSK调制主信号时，每帧的已知符号数为2070，这使得能够确定CSI处理应当持续经过5个帧。
另一方面，如果每帧已知符号数是未知的，则需要在假设每帧的已知符号的最小数目的情况下来执行CSI计算处理，以便获得具有充分高的准确度的CSI。更具体地，需要在假设每帧的已知符号数为90的情况下使CSI计算处理持续经过112个帧。
接下来将描述图7所示的帧同步电路114的第三实施例。
图15是图示出图7所示的帧同步电路114的第三实施例的框图。图15所示的帧同步电路114包括差动相关检测器151、帧周期确认计数器301-1至301-4、选择器302、RM码解码部件321以及PLSC锁确定部件322。应当注意，在图15中，用相同的标号来表示与图13中的组件相似的组件，并且省略对其的描述以避免冗余。
RM码解码部件321接收输入信号并从选择器302获得选择后帧同步标志和选择后帧开始标志。RM码解码部件321基于选择后帧开始标志来检测输入信号的每帧的开始，并且通过对输入信号中每帧开始处的头部中所包含的PLSC的(64，7)RM码进行解码，来从输入信号提取MODCOD和TYPE信息。RM码解码部件321将提取出来的MODCOD和TYPE信息提供给PLSC锁确定部件322、相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。
PLSC锁确定部件322基于选择后MOD信息和选择后TYPE信息以及来自RM码解码部件321的MODCOD和TYPE信息，确定从RM码解码部件321输出的MODCOD和TYPE信息的可靠程度。PLSC锁确定部件322将指示确定结果的PLSC锁标志提供给相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。
应当注意，此后将PLSC锁标准的值设为“1”来指示MODCOD和TYPE信息的可靠程度足够，或者设为“0”来指示MODCOD和TYPE信息的可靠程度不足。另一方面，此后将如下状态称为“PLSC锁建立”状态：其中，作为确定MODCOD和TYPE信息的可靠程度足够的结果，PLSC标志被设为“1”。
接下来，将描述由图15所示的帧同步电路114执行的处理。应当注意，与图13所示的帧同步电路114相比，图15所示的帧同步电路114除了执行上述的差动相关检测处理(图10)、帧同步建立处理(图11)和输出选择处理(图12)之外，还执行PLSC锁确定处理。
这里，将参考图16所示的流程图描述图15所示的RM码解码部件321以及PLSC锁确定部件322响应于由选择器302执行的图12所示的输出选择处理而执行的PLSC锁确定处理。
在步骤S161，RM码解码部件321判断是否输入了帧开始标志。如果来自选择器302的选择后帧开始标志的值为“0”，则RM码解码部件321判定未输入帧开始标志并且重复步骤S161中的处理。
另一方面，如果在步骤S161中来自选择器302的选择后帧开始标志的值为“1”，则RM码解码部件321判定输入了帧开始标志。这使得处理前进到步骤S162。
在步骤S162，RM码解码部件321提取MODCOD和TYPE信息。更具体地，RM码解码部件321基于来自选择器302的选择后帧开始标志来检测输入信号中帧的开始。RM码解码部件321通过对输入信号中帧开始处的头部中所包含的PLSC的(64，7)RM码进行解码，来从输入信号提取MODCOD和TYPE信息。RM码解码部件321将提取出来的MODCOD和TYPE信息提供给PLSC锁确定部件322、相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。
在步骤S163，PLSC锁确定部件322判断选择后MOD和TYPE信息是否与提取出的MODCOD和TYPE信息相一致。除非由选择后MOD信息和选择后TYPE信息所指示的输入信号的调制方案以及插入导频信号的存在与否与由从输入信号提取出的MODCOD和TYPE信息所指示的输入信号的调制方案以及插入导频信号的存在与否相匹配，否则，PLSC锁确定部件322判定选择后MOD和TYPE信息与提取出的MODCOD和TYPE信息不一致。这使得处理前进到步骤S164。
在步骤S164，PLSC锁确定部件322递减同步计数器。
然后，处理返回步骤S161，从步骤S161起，步骤S161及后续步骤中的处理被执行。
另一方面，如果在步骤S163，由选择后MOD和TYPE信息所指示的输入信号的调制方案以及插入导频信号的存在与否与由提取出的MODCOD和TYPE信息所指示的输入信号的调制方案以及插入导频信号的存在与否相匹配，则PLSC锁确定部件322判定选择后MOD和TYPE信息与提取出的MODCOD和TYPE信息一致。这使得处理前进到步骤S165。
在步骤S165，PLSC锁确定部件322递增同步计数器。
在步骤S166，PLSC锁确定部件322判断同步计数器是否超过阈值。如果判定同步计数器尚未超过阈值，则处理返回步骤S161，从步骤S161起的步骤S161及后续步骤中的处理被重复直到在步骤S166中判定同步计数器超过阈值为止。
另一方面，如果在步骤S166中判定同步计数器超过了阈值，即，如果在某个时间量内，选择后MOD和TYPE信息持续与从输入信号提取出的MODCOD和TYPE信息相一致，则处理前进到步骤S167。
在步骤S167，PLSC锁确定部件322通知PLSC锁的建立并终止PLSC锁确定处理。即，PLSC锁确定部件322将PLSC锁标志的值从“0”改为“1”，来向相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路通知PLSC锁的建立。
当PLSC锁建立时，诸如相位同步电路113、纠错解码电路115之类的未示出解调器101的其它电路将从RM码解码部件321输出的MODCOD和TYPE信息作为足够可靠的信息，用于包括载波同步、CSI计算以及信道均衡在内的处理。
例如，当PLSC锁建立时，基于MODCOD和TYPE信息是可靠的假设，通过将MODCOD和TYPE信息重新编码为(64，7)RM码并利用相移π/2 BPSK调制经编码信息，能够将输入信号的PLSC用作已知序列。另一方面，如果未建立PLSC锁，则能够通过不将输入信号的PLSC当作已知序列，来避免因使用错误MODCOD和TYPE信息导致的解调处理故障。
接下来将描述图7所示的帧同步电路114的第四实施例。
图17是图示出图7所示的帧同步电路114的第四实施例的框图。图17所示的帧同步电路114包括差动相关检测器151、帧周期确认计数器301-1至301-4、选择器302、PLSC锁确定部件322以及RM码解码部件341。应当注意，在图17中，用相同的标号来表示与图15中的组件相似的组件，并且省略对其的描述以避免冗余。
RM码解码部件341接收输入信号并从选择器302获得选择后帧同步标志、选择后帧开始标志以及选择后MOD和TYPE信息。
顺便提及，在输入信号的PLSC所包含的7比特传输参数中，除TYPE信息的LSB(导频信号参数)以外的六个较高位比特被编码为(32，6)RM码。RM码解码部件341基于选择后帧开始标志来检测输入信号的每帧的开始，并且通过利用选择后TYPE信息中的导频信号的参数值对输入信号的每帧开始处的头部中所包含的PLSC的(32，6)RM码解码，来从输出信号提取MODCOD和TYPE信息的MSB帧长度参数。RM码解码部件341将提取出的MODCOD信息和TYPE信息提供给PLSC锁确定部件322、相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路，所述提取出的MODCOD信息和TYPE信息是所提取TYPE信息的帧长度参数与选择后TYPE信息的导频信号参数的组合。
接下来，将描述由图17所示的帧同步电路114执行的处理。应当注意，图17所示的帧同步电路114执行的处理与图15所示的帧同步电路114执行的处理的相同之处在于上述差动相关检测处理(图10)、帧同步建立处理(图11)和输出选择处理(图12)，而不同之处仅在于PLSC锁确定处理。
与由图15所示的RM码解码部件321和PLSC锁确定部件322执行的PLSC锁确定处理一样，由图17所示的RM码解码部件341和PLSC锁确定部件322执行的PLSC锁确定处理是基于图16所示的流程图进行的。
应当注意，由图17所示的RM码解码部件341和PLSC锁确定部件322执行的PLSC锁确定处理与由图15所示的RM码解码部件321和PLSC锁确定部件322执行的PLSC锁确定处理的不同之处在于步骤S162中的处理。
即，在步骤S162，RM码解码部件321基于来自选择器302的选择后帧开始标志来检测输入信号中帧的开始。RM码解码部件321通过利用来自选择器302的选择后TYPE信息中的导频信号的参数值来对输入信号中帧开始处的头部中所包含的PLSC的(32，6)RM码进行解码，来从输入信号提取MODCOD信息以及TYPE信息的帧长度参数。RM码解码部件341将提取出来的MODCOD信息和TYPE信息(其是提取出的TYPE信息的帧长度参数与选择后TYPE信息的导频信号参数的组合)提供给PLSC锁确定部件322、相位同步电路113、纠错解码电路115以及未示出的解调器101的其它电路。
如上所述，可以以经简化的方式来解码MODCOD和TYPE信息。此外，一般地，与适于解码(64，7)RM码的电路相比，可以减小适于解码(32，6)RM码的电路的规模。因此，帧同步电路114的第四实施例允许减小解码RM码的电路的规模。此外，可以利用选择后MOD和TYPE信息来限制输入信号中插入的MODCOD和TYPE信息可以取的值的范围。这限制了针对码字的搜索范围，允许减小解码处理期间的处理量。
应当注意，虽然在上面的描述中，描述了如下情况：其中，基于差动地检测到的值计算出的相关值被用于帧同步，但是指示同步地检测到的符号串(接收序列)与已知序列之间的相关性的相关值可以用于帧同步。
本发明例如可应用于适于解调根据DVB-S.2标准调制的信号的解调器以及具有该解调器的设备(例如，卫星广播接收机)。
本发明还可应用于基于有可能具有多种类型的帧长度的除DVB-S.2标准之外的标准来解调传输信号的解调器以及具有该解调器的设备。
可以用硬件或软件来执行上面的处理序列。如果用软件来执行处理序列，则将组成软件的程序从程序记录介质安装到包括在专用硬件中的计算机中，或者例如安装到当安装有各种程序时能够执行各种功能的通用个人计算机中。
图18是图示出适于利用程序执行上面的处理序列的计算机的硬件配置示例的框图。
在该计算机中，CPU(中央处理单元)401、ROM(只读存储器)402和RAM(随机存取存储器)通过总线404彼此相连。
I/O接口405还连接到总线404。输入部件406、输出部件407、存储部件408、通信部件409和驱动器连接到I/O接口405。输入部件406包括键盘、鼠标、麦克风以及其它输入设备。输出部件407包括显示器、扬声器以及其它输出设备。存储部件408包括硬盘、非易失性存储器及其它存储设备。通信部件409包括网络接口及其它组件。驱动器410驱动诸如磁盘、光盘、磁光盘或半导体存储器之类的可移除介质411。
在如上所述那样配置的计算机中，例如，当CPU 401经由I/O接口405和总线404将程序从存储部件408载入RAM 403供执行时，上面的处理序列被执行。
由计算机(CPU 401)执行的程序被存储在可移除介质411中，可移除介质411是封装介质，例如磁盘(包括软盘)、光盘(CD-ROM(致密盘只读存储器)、DVD(数字通用盘)、磁光盘或半导体存储器。或者，经由诸如局域网、因特网或数字广播之类的有线或无线传输介质来提供程序。
当可移除介质411附接到驱动器410时，可将程序经由I/O接口405安装到存储部件408。或者，当通信部件409经由有线或无线通信介质接收到程序时，可将程序安装到存储部件408。或者，可将程序预先安装在ROM 402或存储部件408中。
应当注意，由计算机执行的程序可被设计来按照根据本说明书中描述的序列的时序来执行处理。或者，程序可被设计来当程序被调用时按照需要执行处理。
应当注意，本发明的实施例不限于上述那些实施例，而是可在不脱离本发明的精神和范围的情况下进行修改。

Claims (9)

1.一种用于实现以多种预定类型的帧长度中的任一种发送来的输入信号的帧同步的帧同步器，所述帧同步器包括：
相关检测装置，适于计算指示已知序列与接收序列之间的相关性的相关值，所述已知序列是插入在所述输入信号中的具有已知值的符号串，并且所述接收序列是通过检测所述输入信号而获得的符号串；以及
帧同步装置，所述帧同步装置是以一一对应的方式按照与帧长度的类型数目相等的数目设置的，其中
所述帧同步装置将关联的帧长度与所述相关值的峰峰间隔相比较，并且如果所述关联的帧长度与所述相关值的峰峰间隔匹配，则输出与具有所述关联的帧长度的帧同步的同步信号。
2.如权利要求1所述的帧同步器，其中
所述帧同步装置还与所述同步信号一起输出传输参数，所述传输参数适于确定所述输入信号的帧长度并且适合于所述关联的帧长度。
3.如权利要求2所述的帧同步器，还包括：
提取装置，适于基于所述同步信号提取插入在所述输入信号中的传输参数；以及
确定装置，适于通过将从所述帧同步装置输出的传输参数的值与由所述提取装置提取出的传输参数的值相比较，来确定提取出的传输参数的可靠程度。
4.如权利要求1所述的帧同步器，还包括
解码装置，适于利用从所述帧同步装置输出的传输参数的一部分以简化的方式来对插入在所述输入信号中的经编码传输参数进行解码。
5.如权利要求1所述的帧同步器，其中
如果所述已知序列因适于确定输入信号的帧长度的传输参数的值而取多个值，则所述相关检测装置计算与具有所述多个值的所述已知序列相关联的相关值，以及
所述帧同步装置将与适合于所述关联的帧长度的已知序列的值相关联的相关值的峰峰间隔与所述关联的帧长度相比较。
6.如权利要求1所述的帧同步器，还包括
选择装置，适于在同步信号从多个帧同步装置输出时，选择并输出从与最短帧长度相关联的帧同步装置输出的同步信号。
7.一种帧同步器的帧同步方法，所述帧同步器用于实现以多种预定类型的帧长度中的任一种发送来的输入信号的帧同步，所述帧同步方法包括以下步骤：
计算指示已知序列与接收序列之间的相关性的相关值，所述已知序列是插入在所述输入信号中的具有已知值的符号串，并且所述接收序列是通过检测所述输入信号而获得的符号串；以及
利用帧同步装置将关联的帧长度与所述相关值的峰峰间隔相比较，并且如果所述关联的帧长度与所述相关值的峰峰间隔匹配，则输出与具有所述关联的帧长度的帧同步的同步信号，所述帧同步装置是以一一对应的方式按照与帧长度的类型数目相等的数目来设置的。
8.一种用于解调以多种预定类型的帧长度中的任一种发送来的输入信号的解调器，所述解调器包括：
相关检测装置，适于计算指示已知序列与接收序列之间的相关性的相关值，所述已知序列是插入在所述输入信号中的具有已知值的符号串，并且所述接收序列是通过检测所述输入信号而获得的符号串；以及
帧同步装置，所述帧同步装置是以一一对应的方式按照与帧长度的类型数目相等的数目设置的，其中
所述帧同步装置将关联的帧长度与所述相关值的峰峰间隔相比较，并且如果所述关联的帧长度与所述相关值的峰峰间隔匹配，则输出与具有所述关联的帧长度的帧同步的同步信号。
9.如权利要求8所述的解调器，其中
所述帧同步装置还与所述同步信号一起输出传输参数，所述传输参数适于确定所述输入信号的帧长度并且适合于所述关联帧长度，所述解调器还包括
信号处理装置，适于在从所述帧同步装置输出的所述传输参数包含了适于定义插入在帧中的已知序列的量的参数时，根据从所述传输参数中找到的已知序列的量自适应地改变对所述输入信号执行的处理。
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