CN101656240B - 单一晶粒尺寸半导体元件绝缘被覆工艺 - Google Patents
单一晶粒尺寸半导体元件绝缘被覆工艺 Download PDFInfo
- Publication number
- CN101656240B CN101656240B CN2008101449667A CN200810144966A CN101656240B CN 101656240 B CN101656240 B CN 101656240B CN 2008101449667 A CN2008101449667 A CN 2008101449667A CN 200810144966 A CN200810144966 A CN 200810144966A CN 101656240 B CN101656240 B CN 101656240B
- Authority
- CN
- China
- Prior art keywords
- semiconductor element
- crystal grain
- grain size
- size semiconductor
- tool
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 239000013078 crystal Substances 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims abstract description 26
- 230000008569 process Effects 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 238000005516 engineering process Methods 0.000 claims description 22
- 238000000576 coating method Methods 0.000 claims description 19
- 239000011248 coating agent Substances 0.000 claims description 18
- 238000009413 insulation Methods 0.000 claims description 16
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000005538 encapsulation Methods 0.000 description 5
- 238000012536 packaging technology Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Landscapes
- Wire Bonding (AREA)
Abstract
一种单一晶粒尺寸半导体元件绝缘被覆结构及其工艺，包括：单一晶粒尺寸半导体元件，该单一晶粒尺寸半导体元件具有前侧面、后侧面、左侧面、右侧面、底面、及上表面，该单一晶粒尺寸半导体元件的该上表面具有两个金属垫；以及绝缘被覆层，该绝缘被覆层覆盖于该单一晶粒尺寸半导体元件的该前侧面、该后侧面、该左侧面、该右侧面、及该底面。本发明还提供一种单一晶粒尺寸半导体元件绝缘被覆工艺。本发明可以得到相同的可靠度，但是尺寸较小的单一晶粒尺寸半导体元件，保护该元件不受环境影响，并节省了费用，降低工艺的难度。
Description
技术领域
本发明涉及一种半导体元件绝缘被覆结构及其工艺，尤其涉及一种单一晶粒尺寸半导体元件绝缘被覆结构及其工艺。
背景技术
半导体封装提供集成电路保护、散热、及电路导通等功能，公知技术除高阶封装技术，如球栅阵列封装(Ball Grid Array，BGA)、倒装芯片封装(Flip-Chip，FC)、及多晶片模块(Multi Chip Module，MCM)，最常用的还是导线架封装方式，其主要为粘晶(Die Bond)、焊线(Wired Bond)、封装(Molding)、及印字(Marking)等封装过程。
如，中国台湾专利证号I249208“晶圆级封装工艺与晶圆级晶粒尺寸封装结构”，提供晶圆，该晶圆具有第一表面与相对于该第一表面之一第二表面及至少一个切割道；在该晶圆的该第一表面上形成多个盲孔，其中该晶圆具有多个第一接垫，且每一个该些盲孔的位置分别对应于该些第一接垫其中之一的位置；在该些盲孔内形成多个导电柱，其中每一个所述多个导电柱的一端分别与所述多个接垫其中之一电性连接；在该晶圆的该第一表面上配置多个胶框；将衬底配置于所述多个胶框上，其中该衬底与该晶圆之间通过所述多个胶框维持间隙；以及研磨该晶圆，以暴露出每一个所述多个导电柱的另一端。其中，所述多个第二接垫上形成多个焊球；该晶圆的该第二表面上形成重配线路层；该重配线路层上形成多个焊球，且所述多个焊球经由该重配线路层电性连接至所述多个第二接垫。
然而，上述公知采用导线架封装，利用粘晶、焊线、及封装等，使得封装工艺繁琐复杂且耗费时间，造成成本提高。
因此，本发明人有感上述缺点的可改善，且依据多年来从事此方面的相关经验，悉心观察且研究，并配合学理以及被动元件工艺的运用，而提出一种设计合理且有效改善上述缺点的本发明。
发明内容
因此本发明的目的在于提供一种单一晶粒尺寸半导体元件绝缘被覆结构及其工艺，达到简化工艺及降低成本的目的。
根据本发明的上述目的，本发明提出一种单一晶粒尺寸半导体元件绝缘被覆工艺，包括下列步骤：首先提供单一晶粒尺寸半导体元件及治具；将该单一晶粒尺寸半导体元件的上表面贴附于该治具；然后执行绝缘被覆工艺，一起将该治具、及该单一晶粒尺寸半导体元件放置于镀膜设备，形成绝缘被覆层于该单一晶粒尺寸半导体元件上，通过该治具遮蔽该单一晶粒尺寸半导体元件的上表面，该单一晶粒尺寸半导体元件的上表面定义金属引线区域(Metal Wire Area)，该金属引线区域形成两个金属垫(Metal Pad)；接着一起将该治具、及该单一晶粒尺寸半导体元件从该镀膜设备取出，随后分离该治具与该单一晶粒尺寸半导体元件；随后将该单一晶粒尺寸半导体元件的两端形成导电层，该导电层覆盖于该绝缘被覆层、及该两个金属垫；以及最后将该单一晶粒尺寸半导体元件的两端形成电镀层，该电镀层包覆于该导电层。
在所述的单一晶粒尺寸半导体元件绝缘被覆工艺中，该晶粒尺寸半导体元件的长宽高尺寸约为0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm。
在所述的单一晶粒尺寸半导体元件绝缘被覆工艺中，该两个金属垫用以与其他衬底电性连接。
本发明具有以下有益效果：
(一)利用被动元件的工艺，可以得到相同的可靠度，但是尺寸较小的半导体元件，举例说明，单一晶粒的大小已经可以轻易制作到1.0mm×0.5mm×0.5mm，甚至0.5mm×0.25mm×0.25mm，保护该单一晶粒尺寸半导体元件不受环境影响，如水气、或灰尘等其他异物影响。
(二)利用被动元件工艺的治具、及设计，不仅简单化半导体元件封装工艺，且同时在该单一晶粒尺寸半导体元件上形成被动元件采用的端电极与具备焊接界面的电镀层，用以与其他衬底电性连接，节省了精密封装设备的费用，并降低工艺的难度。
为了使本发明的叙述更加详尽与完备，以下发明内容中，提供许多不同的实施例或范例，可参照下列描述并配合图式，用来了解在不同实施例中的不同特征的应用。
附图说明
图1为本发明实施例的方法流程图。
图2为本发明实施例的单一晶粒尺寸半导体元件的立体示意图。
图3为本发明实施例的单一晶粒尺寸半导体元件放置治具的立体示意图。
图4为本发明实施例的工艺剖面示意图(一)。
图5为本发明实施例的工艺剖面示意图(二)。
图6为本发明实施例的工艺剖面示意图(三)。
图7为本发明实施例的工艺剖面示意图(四)。
其中，附图标记说明如下：
S100-S112流程步骤
100 单一晶粒尺寸半导体元件
100a单一晶粒尺寸半导体元件绝缘被覆结构
101 前侧面
102 后侧面
103 左侧面
104 右侧面
105 底面
106 上表面
106a金属引线区域
110 绝缘被覆层
120 金属垫
130 端电极
140 电镀层
200 治具
具体实施方式
请参照图1所示，本发明提供一种单一晶粒尺寸半导体元件封装工艺S100，包括下列步骤：流程步骤S102、流程步骤S104、流程步骤S106、流程步骤S108、流程步骤S110、以及流程步骤112。
流程步骤S102
请参照图2，首先提供单一晶粒尺寸半导体元件100，该单一晶粒尺寸半导体元件100为立方体，该立方体具有六面由前侧面101、后侧面102、左侧面103、右侧面104、底面105、及上表面106所组成，该立方体的长宽高尺寸约为0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm。
请参照图3，然后提供治具200，该治具200由使用者自行设计。
流程步骤S104
将该单一晶粒尺寸半导体元件100放置该治具200上，使该单一晶粒尺寸半导体元件100的上表面106贴附于该治具200上表面。
流程步骤S106
然后执行绝缘被覆工艺，一起将该治具200、及该单一晶粒尺寸半导体元件100放置于镀膜设备(未显示)，请参照图4，形成绝缘被覆层110于该单一晶粒尺寸半导体元件100上，该绝缘被覆层110可以是有机高分子涂料、氧化硅、或多晶硅，该绝缘被覆层110覆盖于该单一晶粒尺寸半导体元件100的前侧面101、后侧面102、左侧面103、右侧面104、及底面105，该绝缘被覆层110的厚度介于约1至50μm，可足以保护该单一晶粒尺寸半导体元件100。
通过该治具200遮蔽该单一晶粒尺寸半导体元件100的该上表面106，该单一晶粒尺寸半导体元件100的上表面106定义形成金属引线区域(Metal Wire Area)106a，请参照图5，该金属引线区域106a在进行绝缘被覆工艺前，该金属引线区域106a已具有两个金属垫(MetalPad)120，该两个金属垫120用以与其他衬底电性连接，形成所述多个金属垫120的方法为半导体工艺常用的技术，如半导体曝光显影(Lithography)、及金属蚀刻(Metal Etching)，不是本发明重点，故不在此详述。
流程步骤S108
接着将该治具200、及该单一晶粒尺寸半导体元件100一起从该绝缘被覆设备取出，随后分离该治具200与该单一晶粒尺寸半导体元件100。
流程步骤S110
请参照图6，随后将该单一晶粒尺寸半导体元件100的两端沾附银胶后进行干燥(drying)或固化(curing)或烧附(Firing)处理，用以形成导电层，在本实施例中，该导电层又称端电极130，该端电极130覆盖该绝缘被覆层110及所述多个金属垫120。
流程步骤S112
请参照图7，最后将该单一晶粒尺寸半导体元件100的两端电镀以形成电镀层140，该电镀层140包含镍、及锡，该电镀层140包覆于该端电极130，完成单一晶粒尺寸半导体元件绝缘被覆结构100a。
本发明与公知比较之下可达到下列效果：
(一)由于不使用一般半导体元件的导线架封装(利用粘晶、焊线、然后封装)，而利用被动元件的工艺，可以得到相同可靠度，但是尺寸较小的半导体元件。例如一般被动元件的大小已经可以轻易制作到1.0mm×0.5mm×0.5mm，甚至0.5mm×0.25mm×0.25mm，这是公知半导体封装接脚所无法轻易达成的。利用该绝缘被覆层110、该端电极130及该电镀层140，用以保护该单一晶粒尺寸半导体元件封装绝缘被覆制品100a不受环境影响，如水气、或灰尘等其他异物影响。
(二)利用该治具200及其设计，不仅简单化半导体元件封装保护工艺，且同时在该单一晶粒尺寸半导体元件上形成被动元件常见的端电极130与具备焊接界面的电镀层140，用以与其他衬底电性连接。而不必使用半导体业界公知的导线架封装(利用粘晶、焊线、然后封装)来达成与其他衬底电性连结。节省了精密封装设备的费用，并降低工艺的难度。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，可轻易思及之变化或修饰，皆可涵盖在以下本发明的权利要求书范围。
Claims (3)
1.一种单一晶粒尺寸半导体元件绝缘被覆工艺，其特征在于，包括下列步骤：
首先提供单一晶粒尺寸半导体元件及治具；
将该单一晶粒尺寸半导体元件的上表面贴附于该治具；
然后执行绝缘被覆工艺，一起将该治具、及该单一晶粒尺寸半导体元件放置于镀膜设备，形成绝缘被覆层于该单一晶粒尺寸半导体元件上，通过该治具遮蔽该单一晶粒尺寸半导体元件的上表面，该单一晶粒尺寸半导体元件的上表面定义金属引线区域，该金属引线区域形成两个金属垫；
接着一起将该治具、及该单一晶粒尺寸半导体元件从该镀膜设备取出，随后分离该治具与该单一晶粒尺寸半导体元件；
随后将该单一晶粒尺寸半导体元件的两端形成导电层，该导电层覆盖于该绝缘被覆层、及该两个金属垫；以及
最后将该单一晶粒尺寸半导体元件的两端形成电镀层，该电镀层包覆于该导电层。
2.如权利要求1所述的单一晶粒尺寸半导体元件绝缘被覆工艺，其特征在于，该晶粒尺寸半导体元件的长宽高尺寸约为0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm。
3.如权利要求1所述的单一晶粒尺寸半导体元件绝缘被覆工艺，其特征在于，该两个金属垫用以与其他衬底电性连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101449667A CN101656240B (zh) | 2008-08-18 | 2008-08-18 | 单一晶粒尺寸半导体元件绝缘被覆工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008101449667A CN101656240B (zh) | 2008-08-18 | 2008-08-18 | 单一晶粒尺寸半导体元件绝缘被覆工艺 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011101200251A Division CN102201378A (zh) | 2008-08-18 | 2008-08-18 | 单一晶粒尺寸半导体元件绝缘被覆结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101656240A CN101656240A (zh) | 2010-02-24 |
| CN101656240B true CN101656240B (zh) | 2011-11-30 |
Family
ID=41710443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101449667A Active CN101656240B (zh) | 2008-08-18 | 2008-08-18 | 单一晶粒尺寸半导体元件绝缘被覆工艺 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101656240B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1363952A (zh) * | 2002-01-30 | 2002-08-14 | 威盛电子股份有限公司 | 晶圆级封装制作工艺及其晶片结构 |
| JP2003152020A (ja) * | 2001-11-14 | 2003-05-23 | Seiko Instruments Inc | 実装構造体の製造方法 |
| CN2572566Y (zh) * | 2002-09-12 | 2003-09-10 | 弘电电子工业股份有限公司 | 半导体元件 |
-
2008
- 2008-08-18 CN CN2008101449667A patent/CN101656240B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152020A (ja) * | 2001-11-14 | 2003-05-23 | Seiko Instruments Inc | 実装構造体の製造方法 |
| CN1363952A (zh) * | 2002-01-30 | 2002-08-14 | 威盛电子股份有限公司 | 晶圆级封装制作工艺及其晶片结构 |
| CN2572566Y (zh) * | 2002-09-12 | 2003-09-10 | 弘电电子工业股份有限公司 | 半导体元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101656240A (zh) | 2010-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009508324A6 (ja) | マイクロ電子デバイス、積み重ねられたマイクロ電子デバイス、およびマイクロ電子デバイスを製造する方法 | |
| JP2009508324A (ja) | マイクロ電子デバイス、積み重ねられたマイクロ電子デバイス、およびマイクロ電子デバイスを製造する方法 | |
| CN103681607A (zh) | 半导体器件及其制作方法 | |
| TW200901435A (en) | Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components | |
| JP2008537333A (ja) | 集積回路の他の集積回路への積層構造 | |
| EP2005469B1 (en) | Method of making a carrierless chip package for integrated circuit devices | |
| US6242283B1 (en) | Wafer level packaging process of semiconductor | |
| EP1317000A2 (en) | Semiconductor device having leadless package structure | |
| US6190943B1 (en) | Chip scale packaging method | |
| CN100501986C (zh) | 半导体装置及其制造方法 | |
| US7884462B2 (en) | Insulation covering structure for a semiconductor element with a single die dimension and a manufacturing method thereof | |
| US20130140664A1 (en) | Flip chip packaging structure | |
| CN102315135A (zh) | 芯片封装及其制作工艺 | |
| US20090236705A1 (en) | Apparatus and method for series connection of two die or chips in single electronics package | |
| EP2362432B1 (en) | Solar cell assembly | |
| US20130000712A1 (en) | Solar cell device and packaging method thereof | |
| CN101656240B (zh) | 单一晶粒尺寸半导体元件绝缘被覆工艺 | |
| TWM556924U (zh) | 可提高性能的高腳數封裝結構 | |
| CN103050454A (zh) | 堆迭封装构造 | |
| CN104347612A (zh) | 集成的无源封装、半导体模块和制造方法 | |
| CN112259463B (zh) | 扇出芯片的封装方法及扇出芯片封装结构 | |
| TWI389270B (zh) | 單一晶粒尺寸半導體元件絕緣被覆結構及其製程 | |
| CN114497356A (zh) | 半导体芯片、半导体封装结构及其制作方法 | |
| CN102201378A (zh) | 单一晶粒尺寸半导体元件绝缘被覆结构 | |
| CN103489790A (zh) | 芯片扇出封装结构的封装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |