CN101650696B

CN101650696B - 主板与其内存插槽的介面控制方法

Info

Publication number: CN101650696B
Application number: CN2008101459300A
Authority: CN
Inventors: 李明任; 吴东璋
Original assignee: Asustek Computer Inc
Current assignee: Asustek Computer Inc
Priority date: 2008-08-14
Filing date: 2008-08-14
Publication date: 2012-02-29
Anticipated expiration: 2028-08-14
Also published as: CN101650696A

Abstract

本发明提出一种主板与其内存插槽的介面控制方法，主板包括多个插槽组、一总线以及一介面控制器。这些插槽组各自包括连接到总线的一第一内存插槽与一第二内存插槽。第一内存插槽与第二内存插槽形成不同的两个存取位址。介面控制器送出多个接脚控制信号到对应的这些插槽组，以使这些插槽组的一使用插槽组的第一内存插槽与第二内存插槽的两个存取位址，不同于其它插槽组内第一内存插槽与第二内存插槽的两个存取位址。介面控制器再通过总线对使用插槽组进行一存取动作。

Description

主板与其内存插槽的介面控制方法

技术领域

本发明是有关于一种主板，且特别是有关于一种能有效利用内存模块的主板。

背景技术

个人电脑系统主要是由主板、界面卡与周边设备组成，其中主板可说是电脑系统的心脏。在主板上，除了有中央处理器(central processing unit)、控制芯片组(chip set)及可供安装界面卡的插槽外，尚有数个可安装内存模块(memory module)的内存插槽。一个内存模块是由数个内存元件组成，而依照使用者的需求，主板上可安装不同数量的内存模块。

图1为已知主板的部分元件示意图。参照图1，已知主板100包括内存插槽111～116、介面控制器120以及系统管理总线(system managementbus)130。在此，内存插槽111～116用以置入内存模块(未示出)。此外，内存插槽111～116各具有3个连接端SA0～SA2，且如图2所示的，连接端SA0～SA2的逻辑电平与系统管理总线130的存取位址相互对应。

例如，当连接端SA0～SA2的逻辑电平为(000)时，系统管理总线130的存取位址为A0h。因此，当介面控制器120欲存取置入至内存插槽111的内存模块时，介面控制器120将依循系统管理总线130的存取位址A0h而读取到相应的数据，例如：串行存在检测(serial presence detect，SPD)数据。

值得注意的是，系统管理总线130的存取位址不可重复，因此在已知主板100上的内存插槽111～116，其连接端SA0～SA2的逻辑电平都并不相同。然而，市面上有部分的内存模块，其SPD只支持四种位址A0h、A2h、A4h以及A6h。也就是说，内存插槽111～116的连接端SA2必须电性连接至接地电压，才能符合该些内存模块所支持的四种位址A0h、A2h、A4h以及A6h。因此，当已知主板100的内存插槽111～116同时都插入超过四个以上内存模块时，将导致系统管理总线130的存取位址重复，而致使电脑系统无法正常开机。

为了避免上述问题的发生，现有的主板会利用警示灯号，来适时地告知使用者不可插上超过四条的这类型内存模块。然而此种作法将致使主板最多只能插上四条这类型的内存模块，而无法完全利用其内部的内存插槽。另一种作法则是如图3所示，已知主板300包括内存插槽211～216、介面控制器220、多任务器230以及系统管理总线241～243。

参照图2与图3，已知主板300将内存插槽211～216的连接端SA20～SA22都维持在对应存取位址A0h、A2h、A4h以及A6h的逻辑电平。其中，内存插槽211与212的连接端SA20～SA22的逻辑电平，分别等同于内存插槽215与216的连接端SA20～SA22的逻辑电平。

为了避免系统管理总线130的存取位址重复，内存插槽211～214电性连接至系统管理总线242，而内存插槽215与216则电性连接至系统管理总线243。藉此，当介面控制器220欲通过系统管理总线241逐一读取来自内存插槽211～216的数据时，其将发送一控制讯号S31而致使多任务器230适时地将系统管理总线241切换至系统管理总线242或243。

换言之，已知主板300主要是藉由额外增加的一多任务器，来达到完全利用内存插槽的目的。此时，已知主板300的硬件成本也将随着多任务器的增加而提升。

发明内容

有鉴于此，本发明的目的在于提供一种主板与其内存插槽的介面控制方法，以改善现有技术的缺失，使介面控制器可以利用存取位址不重复的总线，来存取来自被读取的插槽组的数据。

本发明提出一种主板，包括多个插槽组、一总线以及一介面控制器。所述多个插槽组各自包括一第一内存插槽与一第二内存插槽。其中，第一内存插槽具有多个第一连接端。第二内存插槽具有多个第二连接端。所述多个第二连接端的一第二输入端与所述多个第一连接端的一第一输入端，分别接收不同电平的一第一电压与一第二电压，使该第一内存插槽与第二内存插槽形成不同的两个存取位址。

总线连接到所述多个插槽组内的第一内存插槽与第二内存插槽。此外，介面控制器送出多个接脚控制信号到对应的多个插槽组，以使所述多个插槽组的一使用插槽组内的第一内存插槽与第二内存插槽的两个存取位址，不同于其它插槽组内的第一内存插槽与第二内存插槽的两个存取位址。介面控制器再通过总线对使用插槽组进行一存取动作。

上述的主板还包括一扩充插槽组。其中，扩充插槽组包括一第三内存插槽与一第四内存插槽，分别具有一第五输入端与一第六输入端，分别接收不同电平的该第一电压与该第二电压，使该第三内存插槽与第四内存插槽以形成不同的两个存取位址，且该第三内存插槽与第四内存插槽不接受任一该接脚控制信号控制。

本发明再提出一种内存插槽的介面控制方法，适用于包括多个插槽组、一总线与一介面控制器的主板。其中，所述多个插槽组各自包括电性连接至总线的一第一内存插槽与一第二内存插槽。此外，第一内存插槽具有多个第一连接端，第二内存插槽具有多个第二连接端。

依据上述内容，所述内存插槽的介面控制方法包括下列步骤。首先，通过所述多个第二连接端的一第二输入端与所述多个第一连接端的一第一输入端，来分别接收不同电平的一第一电压与一第二电压，以形成不同的两个存取位址。之后，通过介面控制器传送多个接脚控制信号到对应的多个插槽组，以使所述多个插槽组的一使用插槽组内的第一内存插槽与第二内存插槽的两个存取位址，不同于其它插槽组内的第一内存插槽与第二内存插槽的两个存取位址。最后，通过介面控制器对使用插槽组进行一存取动作。

本发明利用介面控制器需将使用插槽组的第一内存插槽与第二内存插槽的两个存取位址，不同于其它插槽组内第一内存插槽与第二内存插槽的两个存取位址，即可对使用插槽组进行存取动作。因此可以完全利用主板中的所有内存插槽，而不会有位址重复，无法读取情况，且还省去多任务器而可兼顾到主板的硬件成本。

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为已知主板的部分元件示意图。

图2为用以说明图1的连接端的逻辑电平与存取位址的对照表。

图3为另一已知主板的方块示意图。

图4所示为依据本发明一实施例的主板的部分元件示意图。

图5所示为用以说明图4实施例的连接端的逻辑电平与存取位址的对照表。

图6所示为根据本发明一实施例的内存插槽的介面控制方法流程图。

具体实施方式

图4所示为依据本发明一实施例的主板的部分元件示意图。主板400包括多个插槽组410_1～410_N、介面控制器420以及一总线430。插槽组410_1～410_N各自包括一第一内存插槽411与一第二内存插槽412。其中，第一内存插槽411与第二内存插槽412各自具有多个连接端。为了说明方便起见，以下将以第一内存插槽411与第二内存插槽412各自具有三个连接端为例来进行说明。

在本实施例中，第一内存插槽411具有3个连接端TM1(1)～TM1(3)，第二内存插槽412具有3个连接端TM2(1)～TM2(3)。换而言之，插槽组410_1～410_N各自对应6个连接端TM1(1)～TM1(3)与TM2(1)～TM2(3)。在整体配置上，插槽组410_1～410_N中的第一内存插槽411与第二内存插槽412都电性连接至总线430。

由于目前市面上有部分内存模块规格，设定最高位接连接到一第一电压(即接地电压0V)，因此可由图4连接状态与图5表中看出该些内存插槽的连接端TM1(3)与TM2(3)皆固定为0V(即接地)。此外，插槽组410_1～410_N中的第一内存插槽411的连接端TM1(1)与TM1(3)都电性连接至第一电压(例如：0V)。插槽组410_1～410_N中的第二内存插槽412的连接端TM2(1)与TM2(3)分别电性连接至第二电压(例如：+3V)与第一电压。再者，插槽组410_1所对应的连接端TM1(2)与TM2(2)都电性连接至第二电压。此外，本实施例所述的总线430例如是系统管理总线(systemmanagement bus)。

在此，假设本实施例所述的数字讯号包括第一逻辑电平与第二逻辑电平，例如：逻辑0与逻辑1，且第一逻辑电平(逻辑0)对应第一电压(0V)，第二逻辑电平(逻辑1)对应第二电压(+3V)。以上述假设为前提下，在本实施例中，插槽组410_1～410_N所对应的连接端TM1(1)与TM1(3)被维持在相同的逻辑电平，而插槽组410_1～410_N所对应的连接端TM2(1)与TM2(3)则被维持在不同的逻辑电平。

换而言之，由于第一内存插槽411的连接端TM1(1)与第二内存插槽412的连接端TM2(1)分别接收不同电平的第一电压与第二电压，因此当第一内存插槽411与第二内存插槽412的连接端TM1(2)与TM2(2)被维持在相同的逻辑电平时，第一内存插槽411与第二内存插槽412将可形成不同的两个存取位址。

另一方面，介面控制器420具有多个接脚PN(1)～PN(M)，以分别输出多个接脚控制信号。其中，接脚PN(1)电性连接至插槽组410_2中的第一内存插槽411的连接端TM1(2)以及第二内存插槽412的连接端TM2(2)。相似地，接脚PN(2)电性连接至插槽组410_3中的第一内存插槽411的连接端TM1(2)以及第二内存插槽412的连接端TM2(2)。由于进一步考虑成本因素，可以设计少掉一接脚控制信号产生，因此如图4可设计一组插槽组410_1不通过接脚控制信号来控制，而具有固定的两个存取位址，介面控制器420会以插槽组410_1的第一内存插槽411与第二内存插槽412的固定的两个存取位址为基准，并配合存取动作来产生接脚控制信号。

以此类推，介面控制器420的第j个接脚PN(j)电性连接至第(j+1)个插槽组410_j+1中的连接端TM1(2)与TM2(2)，其中j为整数且1≤j≤N-1。此外，介面控制器420也电性连接至总线430。此外，本实施例所述的介面控制器420的接脚PN(1)～PN(M)例如是介面控制器420的通用输入/输出端口(General Purpose Input/Output Port)。

请继续参照图4，插槽组410_1～410_N中的第一内存插槽411与第二内存插槽412用以插入内存模块(未示出)。而介面控制器420则是通过总线430，来存取置入至第一内存插槽411与第二内存插槽412的内存模块的数据，例如：串行存在检测(SPD)数据。其中，总线430的存取位址取决于第一内存插槽411的连接端TM1(1)～TM1(3)，或是第二内存插槽412的连接端TM2(1)～TM2(3)。

举例来说，当介面控制器420通过总线430存取来自第一内存插槽411的数据时，总线430的存取位址取决于连接端TM1(1)～TM1(3)的逻辑电平。相似地，当介面控制器420通过总线430存取来自第二内存插槽412的数据时，总线430的存取位址取决于连接端TM2(1)～TM2(3)的逻辑电平。

值得注意的是，当介面控制器420通过总线430逐一读取来自插槽组410_1～410_N的数据时，介面控制器420会通过其接脚PN(1)～PN(M)发送接脚控制信号，以设定插槽组410_2～410_N所对应的连接端TM1(2)与TM2(2)的逻辑电平。

举例来说，当介面控制器420欲读取来自插槽组410_1的数据时，也就是插槽组410_1为使用插槽组时，介面控制器420会通过接脚PN(1)～PN(M)所发送的接脚控制信号，而将插槽组410_2～410_N所对应的连接端TM1(2)与TM2(2)设定为第一电压(0V)，也就是第一逻辑电平(逻辑0)。此时，在不被读取的插槽组410_2～410_N中的第一内存插槽411，其连接端TM1(1)～TM1(3)的逻辑电平都相同。相似地，在不被读取的插槽组410_2～410_N中的第二内存插槽412，其连接端TM2(1)～TM2(3)的逻辑电平也都相同。换而言之，不被读取的插槽组410_2～410_N中的第一内存插槽411与第二内存插槽412将形成两个存取位址A0h与A2h。

此外，被读取的插槽组410_1中的的第一内存插槽411与第二内存插槽412将形成两个存取位址A4h与A6h。此外，被读取的插槽组410_1所形成的两个存取位址A4h与A6h，不同于不被读取的插槽组410_2～410_N中第一内存插槽411与第二内存插槽412所形成的两个存取位址A0h与A2h。藉此，介面控制器420将可以通过总线430选择性地逐一或是择一读取来自插槽组410_1中第一内存插槽411与第二内存插槽412的数据。

另一方面，当介面控制器420欲读取来自插槽组410_2的数据时，也就是插槽组410_2为使用插槽组时，介面控制器420会通过接脚PN(1)～PN(M)所发送的接脚控制信号，而将插槽组410_2所对应的连接端TM1(2)与TM2(2)设定为第一电压(0V)，也就是第一逻辑电平(逻辑0)，并将插槽组410_3～410_N所对应的连接端TM1(2)与TM2(2)设定为第二电压(+3V)，也就是第二逻辑电平(逻辑1)。

此时，不被读取的插槽组410_1与410_3～410_N中的第一内存插槽411与第二内存插槽412将形成两个存取位址A4h与A6h。此外，被读取的插槽组410_2中的第一内存插槽411与第二内存插槽412将形成两个存取位址A0h与A2h。因此，介面控制器420可以选择性地逐一或是择一读取来自插槽组410_2中第一内存插槽411与第二内存插槽412的数据。

总而言之，由于插槽组410_1～410_N所对应的连接端TM1(1)、TM1(3)、TM2(1)与TM2(3)都分别维持在特定的逻辑电平。因此，介面控制器420只需将被读取与不被读取的插槽组中的连接端TM1(2)与TM2(2)设定为不同的逻辑电平，即可致使被读取的插槽组所对应的连接端TM1(1)～TM1(3)与TM2(1)～TM2(3)的逻辑电平互不重复。

此外，在设定插槽组410_1～410_N所对应的连接端TM1(2)与TM2(2)的过程中，本实施例是先将插槽组410_1所对应的连接端TM1(2)与TM2(2)先维持在同一逻辑电平(例如：逻辑1)，也就是先将插槽组410_1视为一扩充插槽组。此时，插槽组410_1中的第一内存插槽411与第二内存插槽412将形成固定的两个存取位址A4h与A6h。之后，介面控制器420再以插槽组410_1的固定的两个存取位址A4h与A6h为基准，并配合插槽组410_1～410_N的存取动作来产生接脚控制信号。

藉此，介面控制器420将可藉由接脚控制信号来设定插槽组410_2～410_N所对应的连接端TM1(2)与TM2(2)，进而致使被读取的插槽组(使用插槽组)的第一内存插槽与第二内存插槽的两个存取位址，不同于其它插槽组内第一内存插槽与第二内存插槽的两个存取位址。虽然本实施例提供了一种设定内存插槽的连接端TM1(2)与TM2(2)的实施型态，但其并非用以限定本发明。

由于现有规格都是将插槽组410_1～410_N所对应的连接端TM1(3)与TM2(3)都维持在相同的逻辑电平(例如：逻辑0)。因此，本实施例可以在不增加硬件成本的情况下，就可将SPD只支持四种位址A0h、A2h、A4h以及A6h的多个内存模块分别置入插槽组410_1～410_N中。换而言之，对于上述类型的内存模块而言，本实施例不仅可以完全利用主板400中的内存插槽，还可兼顾到主板400的硬件成本。

从另一个角度来看，上述实施例可归纳出一种内存插槽的介面控制方法，请参照图6，图6所示为根据本发明一实施例的内存插槽的介面控制方法流程图。在说明本实施例之前必须先明了，本实施例所述的内存插槽的介面控制方法适用于包括多个插槽组、一总线与一介面控制器的主板。其中，这些插槽组各自包括电性连接至总线的一第一内存插槽与一第二内存插槽。此外，第一内存插槽具有多个第一连接端，第二内存插槽具有多个第二连接端。

请继续参照图6，首先，于步骤S610，通过这些第二连接端的一第二输入端与这些第一连接端的一第一输入端，来分别接收不同电平的一第一电压与一第二电压，以形成不同的两个存取位址。之后，于步骤S620，通过介面控制器传送多个接脚控制信号到对应的这些插槽组，以使这些插槽组的一使用插槽组的第一内存插槽与第二内存插槽的两个存取位址，不同于其它插槽组内第一内存插槽与第二内存插槽的两个存取位址。最后，于步骤S630，通过介面控制器对使用插槽组进行一存取动作。至于本实施例所述的内存插槽的介面控制方法的其余细节请参照上述实施例的说明，在此不加累述。

综上所述，本发明是先将每一插槽组所对应的连接端TM1(1)、TM1(3)、TM2(1)与TM2(3)维持在特定的逻辑电平，之后再将被读取与不被读取的插槽组中的连接端TM1(2)与TM2(2)通过介面控制器而设定成不同的逻辑电平。藉此，被读取的插槽组中的连接端TM1(1)～TM1(3)与TM2(1)～TM2(3)的逻辑电平将相互不重复，继而致使介面控制器可以利用存取位址不重复的总线，来存取来自被读取的插槽组的数据。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种主板，其特征是，上述主板包括：

多个插槽组，上述这些插槽组各自包括：第一内存插槽，具有多个第一连接端；及第二内存插槽，具有多个第二连接端，上述这些第二连接端的第二输入端与上述这些第一连接端的第一输入端，分别接收不同电平的第一电压与第二电压，使上述第一内存插槽与上述第二内存插槽形成不同的两个存取位址；

总线，连接到上述这些插槽组内的上述第一内存插槽与上述第二内存插槽；以及

介面控制器，送出多个接脚控制信号到对应的上述这些插槽组，使上述这些插槽组的使用插槽组内的第一内存插槽与第二内存插槽的两个存取位址，不同于其它插槽组内的第一内存插槽与第二内存插槽的两个存取位址，上述介面控制器再通过上述总线对上述使用插槽组进行存取动作。

2.根据权利要求1所述的主板，其特征是，其中上述第一内存插槽与上述第二内存插槽各自包括三个连接端。

3.根据权利要求1所述的主板，其特征是，其中上述第一电压对应逻辑0，上述第二电压对应逻辑1。

4.根据权利要求1所述的主板，其特征是，其中上述第一电压对应逻辑1，上述第二电压对应逻辑0。

5.根据权利要求1所述的主板，其特征是，其中上述第一输入端为上述这些第一连接端的最低位连接端，且上述第二输入端为上述这些第二连接端的最低位连接端。

6.根据权利要求5所述的主板，其特征是，其中上述这些第一连接端的最高位连接端与上述这些第二连接端的最高位连接端分别连接接地电压。

7.根据权利要求1所述的主板，其特征是，其中上述这些接脚控制信号使用上述介面控制器的多个通用输入/输出端口输出。

8.根据权利要求1所述的主板，其特征是，其中上述这些接脚控制信号输出到上述这些第一连接端的第三输入端与上述这些第二连接端的第四输入端。

9.根据权利要求1所述的主板，其特征是，其中上述这些接脚控制信号与上述这些插槽组的数目相同。

10.根据权利要求1所述的主板，其特征是，上述主板还包括扩充插槽组，且上述扩充插槽组包括第三内存插槽与第四内存插槽，分别具有第五输入端与第六输入端，分别接收不同电平的上述第一电压与上述第二电压，使上述第三内存插槽与上述第四内存插槽以形成不同的两个存取位址，且上述第三内存插槽与上述第四内存插槽不接受任一上述接脚控制信号控制。

11.根据权利要求1所述的主板，其特征是，其中上述总线为系统管理总线。

12.一种内存插槽的介面控制方法，其特征是，适用于包括多个插槽组、总线与介面控制器的主板，上述这些插槽组各自包括电性连接至上述总线的第一内存插槽与第二内存插槽，其中上述第一内存插槽具有多个第一连接端，上述第二内存插槽具有多个第二连接端，上述内存插槽的介面控制方法包括下列步骤：

通过上述这些第二连接端的第二输入端与上述这些第一连接端的第一输入端，来分别接收不同电平的第一电压与第二电压，以形成不同的两个存取位址；

通过上述介面控制器传送多个接脚控制信号到对应的上述这些插槽组，以使上述这些插槽组的使用插槽组内的第一内存插槽与第二内存插槽的两个存取位址，不同于其它插槽组内的第一内存插槽与第二内存插槽的两个存取位址；以及

通过上述介面控制器对上述使用插槽组进行存取动作。

13.根据权利要求12所述的内存插槽的介面控制方法，其特征是，其中上述第一内存插槽与上述第二内存插槽各自包括三个连接端。

14.根据权利要求12所述的内存插槽的介面控制方法，其特征是，其中上述第一电压对应逻辑0，上述第二电压对应逻辑1。

15.根据权利要求12所述的内存插槽的介面控制方法，其特征是，其中上述第一电压对应逻辑1，上述第二电压对应逻辑0。

16.根据权利要求12所述的内存插槽的介面控制方法，其特征是，其中上述第一输入端为上述这些第一连接端的最低位连接端，且上述第二输入端为上述这些第二连接端的最低位连接端。

17.根据权利要求16所述的内存插槽的介面控制方法，其特征是，上述这些第一连接端的最高位连接端与上述这些第二连接端的最高位连接端分别连接接地电压。

18.根据权利要求12所述的内存插槽的介面控制方法，其特征是，其中上述这些接脚控制信号使用上述介面控制器的多个通用输入/输出端口输出。

19.根据权利要求12所述的内存插槽的介面控制方法，其特征是，其中上述这些接脚控制信号输出到上述这些第一连接端的第三输入端与上述这些第二连接端的第四输入端。

20.根据权利要求12所述的内存插槽的介面控制方法，其特征是，其中上述这些接脚控制信号与上述这些插槽组的数目相同。