CN101640064A - 串行存储装置及信号处理系统 - Google Patents

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Abstract

本发明提供一种串行存储装置及信号处理系统，在与主控制器(10)之间通过串行通信收发指令、地址及数据的串行存储装置(20)中，基地址保持电路(26)保持成为有效地址计算的基准的基地址。基地址运算电路(25)基于基地址及由主控制器(10)所输入的地址来计算有效地址。据此，能够使串行存储装置的随机存取高速化。

Description

串行存储装置及信号处理系统
技术领域
本发明涉及半导体存储装置，特别涉及在与主控制器之间通过串行通信收发指令、地址及数据的串行存储装置及具备该串行存储装置的信号处理系统。
背景技术
削减连接存储装置与主控制器的信号线的根数对高密度地安装信号处理系统有效。作为响应高密度安装要求的存储装置有串行存储装置。典型的串行存储装置的IO由单一输入引脚(pin)及单一输出引脚构成。因此，在串行存储装置中，可成为少引脚、小型的封装。
串行存储装置通过利用例如100MHz的系统时钟信号动作，能够以80ns/字节(12.5M字节/s)的速度进行数据读取。即，串行存储装置实现与具备8比特或16比特的并行数据端子的并行存储装置同等的数据读取速度。关于串行存储装置，有如下的装置，即：通过不等待地址的全部比特的输入而在输入了行地址(ロ一アドレス)的时刻使行译码器(ロ一デコ一ダ)动作，从而使数据读取速度高速化(例如，参照专利文献1)。
[专利文献1]特表2002-515628号公报
串行存储装置的数据读取速度虽然在脉冲传输中比较高速，但在随机存取中却很低。这是由于在随机存取中每当读取单位数据时必须输入指令及地址，因此系统开销变大。
在读取存储装置所存储的处理代码来执行的信号处理系统中，若发生转移命令等的分支处理，则发生向存储装置的随机存取。另外，在存储装置也存储有数据的情况下，数据读取在代码区域与数据区域之间频繁地更换，即随机存取频繁发生。因此，若将串行存储装置用于信号处理系统，则处理速度有可能降低。
发明内容
鉴于上述问题，本发明以使串行存储装置的随机存取高速化为课题。
为了解决上述课题采取如下的方法。即，串行存储装置在与主控制器之间通过串行通信收发指令、地址及数据，该串行存储装置具备：基地址保持电路，其保持作为有效地址计算的基准的基地址；和地址运算电路，其基于由所述基地址及从所述主控制器输入的地址来计算有效地址。据此，为了计算有效地址，从主控制器输入与基地址的地址差分即可，所以能够缩短地址输入所需要的时间。据此，能够降低随机存取时的系统开销从而使随机存取高速化。
具体地说，所述地址运算电路具备加法器，其将所述基地址和由所述主控制器所输入的地址进行相加。据此，通过单纯地加法运算就能够根据基地址及由主控制器所输入的地址计算有效地址。并且，由所述主控制器所输入的地址优选利用2的补码表示。据此，能够高速地访问以基地址为中心的前后规定范围内的有效地址。
优选所述地址运算电路按照由所述主控制器所输入的指令，选择在所述基地址上加上了由所述主控制器所输入的地址后的地址及由所述主控制器所输入的地址的任意一方，作为有效地址。据此，能够通过指令来切换高速的地址输入与以往的地址输入。
另外，优选所述基地址保持电路在从所述主控制器输入了规定的指令时，将保持内容更新为由所述地址运算电路所输出的地址。据此，能够任意控制基地址的更新时期，且能够在用户所期望的情况下执行高速地址输入。
(发明效果)
基于本发明，能够使串行存储装置的随机存取高速化。并且，能够提高具备串行存储装置的信号处理系统的处理速度。
附图说明
图1是本发明的一个实施方式相关的串行存储装置及具备该串行存储装置的信号处理系统的构成图。
图2是地址运算电路及基地址保持电路的构成图。
图3是绝对地址访问相关的时刻图。
图4是相对地址访问相关的时刻图。
图5是基地址更新相关的时刻图。
图6是基地址保持相关的时刻图。
符号说明：
10-主控制器，20-串行存储装置，25-地址运算电路，252-加法器，26-基地址保持电路，SIO-数据端子，SCLK-时钟端子。
具体实施方式
以下，参照附图对用于实施本发明的最优方式进行说明。图1表示本发明的一个实施方式相关的串行存储装置及具备该串行存储装置的信号处理系统的构成。主控制器10与串行存储装置20之间是利用数据端子SIO中所输入的4比特的输入输出信号SIO、时钟端子SCLK中所输入的系统时钟信号SCLK及芯片选择信号CS#连接的。另外，为了说明的方便，设串行存储装置20的存储容量为16M比特，并且利用24比特的地址能够确定任意的1比特。
在串行存储装置20中，时钟计数器21同步于芯片选择信号CS#，对系统时钟信号SCLK进行计数，并输出计数信号CNT。控制电路22接收计数信号CNT、系统时钟信号SCLK及后述的控制信号CTL1并输出控制信号CTL2。输入缓冲器23按照控制信号CTL1及CTL2，与系统时钟信号SCLK同步，取入由输入输出信号SIO所串行输入的指令、地址及数据，并输出3比特的指令信号CMD、24比特的地址信号ADR1及16比特的数据信号DT1。指令译码器24按照控制信号CTL2，对指令信号CMD进行译码并输出控制信号CTL1。地址运算电路25接收地址信号ADR1及后述的地址信号ADR2，按照控制信号CTL1由这些地址信号计算有效地址并输出24比特的地址信号ADR3。基地址保持电路26保持成为有效地址计算的基准的基地址。另外，基地址保持电路26接收地址信号ADR3，按照控制信号CTL1及CTL2，将保持内容更新为地址信号ADR3。闪存块控制电路27接收计数信号CNT、控制信号CTL2、数据信号DT1及地址信号ADR3，并输出控制信号CTL3、16比特的数据信号DT2及24比特的地址信号ADR4。闪存块28接收控制信号CTL3、数据信号DT2及地址信号ADR4来进行动作。输出缓存器29按照控制信号CTL2，取入由闪存块28所输出的16比特的数据信号DT3，并同步于系统时钟信号SCLK，输出输入输出信号SIO。
图2表示地址运算电路25及基地址保持电路26的构成例。在地址运算电路25中，选择电路251按照控制信号CTL1，选择地址信号ADR2及零信号的任意一方。加法器252将选择电路251的输出和地址信号ADR1进行相加并输出地址信号ADR3。即，地址运算电路25直接输出地址信号ADR1或者输出地址信号ADR1与地址信号ADR2的相加结果。在基地址保持电路26中，NAND门261输出控制信号CTL1及CTL2的与非值。基寄存器262中输入地址信号ADR3。基寄存器262在NAND门261的输出为L电平时，更新保持内容为地址信号ADR3。即，无论控制信号CTL2如何，只要控制信号CTL1被L电平驱动则基地址就不更新。
如上述构成的串行存储装置20中所输入的指令以及与其相对应的动作模式如下所述。
[表1]
Figure G2009101598948D00041
绝对地址访问是以由主控制器10所输入的24比特的地址作为有效地址来访问闪存块28的动作模式。另一方面，相对地址访问是以在基地址保持电路26所保持的基地址上加上由主控制器10所输出的8比特的地址后的地址作为有效地址来访问闪存块28的动作模式。基地址更新是访问闪存块28且将基地址保持电路26的保持内容更新为该有效地址的动作模式。基地址保持是虽然访问闪存块28但却不更新基地址保持电路26的保持内容的动作模式。以下，参照时刻图(タイミングチヤ一ト)说明数据读取时的各动作模式。
《绝对地址访问》
图3是绝对地址访问相关的时刻图。若在时刻t1芯片选择信号CS#被L电平驱动，则由主控制器10在系统时钟信号SCLK的一个周期中输入作为输入输出信号SIO的表示绝对地址访问的3比特的指令。并且，在时刻t2到时刻t3期间，由主控制器10将24比特的地址按每4比特进行分割从而作为输入输出信号SIO跨系统时钟信号SCLK的6个周期来输入。
若在输入缓存器23中取入24比特的地址，则输出地址信号ADR1。这里，控制电路22及指令译码器24输出用于对串行存储装置20进行绝对地址访问的控制信号CTL1及CTL2。因此，选择电路251按照控制信号CTL1选择零信号，加法器252以地址信号ADR1作为地址信号ADR3直接输出。据此，串行存储装置20以由主控制器10所输入的24比特的地址作为绝对地址来访问闪存块28。
若向闪存块28的访问开始且经过从时刻t3到时刻t4的数据读取所需的虚拟周期(dummy cycle)，则从闪存块28输出数据信号DT3。并且，在时刻t4到时刻t5的期间，第一字(word)的数据从MSB依次按每4比特进行分割从而作为输入输出信号SIO跨系统时钟信号SCLK的4个周期而输出。
输入缓存器23中所取入的地址同步于系统时钟信号SCLK并计数，在闪存块28中，由主控制器10所输入的地址依次计数并给予。因此，若第一字的数据输出结束，则继续，在时刻t5到时刻t6的期间输出第二字的数据。以后同样地连续输出第三字以后的数据。
《相对地址访问》
图4是相对地址访问相关的时刻图。若在时刻t1芯片选择信号CS#被L电平驱动，则由主控制器10在系统时钟信号SCLK的一个周期中输入作为输入输出信号SIO的表示相对地址访问的3比特的指令。并且，在时刻t2到时刻t3的期间，由主控制器10将8比特的地址按每4比特进行分割从而作为输入输出信号SIO跨系统时钟信号SCLK的2个周期而输入。
若在输入缓存器23中取入8比特的地址，则输出地址信号ADR1。这里，控制电路22及指令译码器24输出用于对串行存储装置20进行相对地址访问的控制信号CTL1及CTL2。因此，选择电路251按照控制信号CTL1选择地址信号ADR2，加法器252以地址信号ADR1和地址信号ADR2的相加结果作为地址信号ADR3来输出。据此，串行存储装置20以由主控制器10所输入的8比特的地址作为表示来自基地址的距离的相对地址从而访问闪存块28。这里，通过利用2的补码来表示由主控制器10所输入的地址，能够在距基地址+127～-128的范围内计算有效地址。另外，对于时刻t3以后的动作与绝对地址访问的情况相同。
如上述所述，在相对地址访问中能够缩短地址输入所需的时间。即，通过使用相对地址访问，能够使串行存储装置20的随机存取高速化。特别是在本实施方式相关的信号处理系统从串行存储装置20中读取处理代码并执行的情况下，通过用相对地址表述来记述转移指令等，从而能够提高信号处理系统的处理速度。
《基地址更新》
图5是基地址更新相关的时刻图。若在时刻t1芯片选择信号CS#被L电平驱动，则由主控制器10输入表示相对地址访问且基地址更新的3比特的指令。另外，由于时刻t1以后的指令和地址的输入以及数据的输出相关的动作与上述的相对地址访问相同，因此省略该动作的说明。
若输入缓存器23中取入8比特的地址，则输出地址信号ADR1。据此，在时刻t3，地址运算电路25更新地址信号ADR3。指令译码器24输出用于基地址更新的控制信号CTL1。并且，在地址信号ADR3的更新后的时刻t3’，若由控制电路22输出用于基地址更新的控制信号CTL2，则基地址保持电路26将保持内容更新为地址信号ADR3。
另外，即使在绝对地址访问中也可更新基地址。
《基地址保持》
图6是基地址保持相关的时刻图。在时刻t1芯片选择信号CS#被L电平驱动时，由主控制器10输入表示相对地址访问且基地址保持的3比特的指令。另外，由于时刻t1以后的指令和地址的输入以及数据的输出相关的动作与上述的相对地址访问相同，因此省略该动作的说明。
若输入缓存器23中取入8比特的地址，则输出地址信号ADR1。据此，在时刻t3，地址运算电路25更新地址信号ADR3。指令译码器24输出用于基地址保持的控制信号CTL1。因此，即使更新地址信号ADR3，基地址保持电路26也不更新保持内容。
另外，即使在绝对地址访问中也可保持基地址。
特别是在串行存储装置20中存储有本实施方式相关的信号处理系统的处理代码及数据的情况下，通过在处理代码的读取时更新基地址，并在数据的读取时保持基地址，在处理代码执行中一旦从数据区域读取数据并再次从处理代码区域读取下个处理代码时，通过相对地址访问能够高速地进行该处理代码的读取。
以上，基于本实施方式，能够高速化串行存储装置20的随机存取，还能提高信号处理系统的处理速度。另外，主控制器10与串行存储装置20的IO并不限于4比特的输入输出信号SIO，也可是单一串行输入及单一串行输出或2比特的输入输出信号。另外，串行存储装置20并不限定于串行闪存。
[产业上的利用可能性]
本发明相关的串行存储装置由于可高速地随机存取，因此适用于要求高密度安装的移动型的信号处理系统。

Claims (14)

1.一种串行存储装置，其在与主控制器之间通过串行通信收发指令、地址及数据，该串行存储装置具备：
基地址保持电路，其保持成为有效地址计算的基准的基地址；和
地址运算电路，其基于所述基地址及由所述主控制器所输入的地址来计算有效地址。
2.根据权利要求1所述的串行存储装置，其特征在于，
所述地址运算电路具备加法器，其将所述基地址和由所述主控制器所输入的地址相加。
3.根据权利要求2所述的串行存储装置，其特征在于，
由所述主控制器所输入的地址以2的补码表示。
4.根据权利要求1所述的串行存储装置，其特征在于，
所述地址运算电路按照由所述主控制器所输入的指令，选择在所述基地址上加上由所述主控制器所输入的地址之后得到的地址以及由所述主控制器所输入的地址中任意一个来作为有效地址。
5.根据权利要求1～4中任意一项所述的串行存储装置，其特征在于，
所述基地址保持电路在由所述主控制器输入了规定的指令时，将保持内容更新为由所述地址运算电路所输出的地址。
6.一种串行存储装置，其在与主控制器之间通过串行通信收发指令、地址及数据，该串行存储装置具备：
数据端子，其输入指令及地址；和
时钟端子，其输入时钟信号，
在所述数据端子输入第一指令之后，在所述时钟信号的N个周期输入了第一地址的情况下，使用所述第一地址作为有效地址，并且将基地址更新为所述第一地址，在所述数据端子输入第二指令之后，在所述时钟信号的M个周期输入了第二地址的情况下，使用第三地址作为有效地址，并且将所述基地址更新为所述第三地址，所述第三地址是所述基地址与所述第二地址的运算结果，其中，N为自然数，M为比N小的自然数。
7.根据权利要求6所述的串行存储装置，其特征在于，
在所述数据端子输入第三指令之后，在所述时钟信号的N个周期输入了第四地址的情况下，不更新所述基地址，使用所述第四地址作为有效地址。
8.根据权利要求6所述的串行存储装置，其特征在于，
在所述基地址上加上所述第二地址来计算所述第三地址。
9.根据权利要求8所述的串行存储装置，其特征在于，
所述第二地址以2的补码表示。
10.根据权利要求6所述的串行存储装置，其特征在于，
在所述数据端子输入第三指令之后，在所述时钟信号的M个周期输入了第四地址的情况下，不更新所述基地址，使用第五地址作为有效地址，所述第五地址是所述基地址与所述第四地址的运算结果。
11.根据权利要求10所述的串行存储装置，其特征在于，
在所述基地址上加上所述第四地址来计算所述第五地址。
12.根据权利要求11所述的串行存储装置，其特征在于，
所述第四地址以2的补码表示。
13.一种信号处理系统，其具备：
权利要求1～4及6～12中任意一项所述的串行存储装置；和
主控制器，其在与所述串行存储装置之间通过串行通信收发指令、地址及数据。
14.一种信号处理系统，其具备：
权利要求5所述的串行存储装置；和
主控制器，其在与所述串行存储装置之间通过串行通信收发指令、地址及数据。
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