CN101630657A - 集成电路芯片及集成电路装置的制造方法 - Google Patents
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Abstract
本发明提供一种集成电路芯片及集成电路装置的制造方法，上述集成电路芯片，包括一半导体基底，具有一切割侧壁，上述切割侧壁实质上垂直于上述半导体基底，且无金属内连线结构。上述集成电路芯片也包括一电路装置，形成于上述半导体基底之中以及一导电图案，形成于该半导体基底之中，且由上述切割侧壁露出，其中此导电图案包括至少一掺杂硅以及一金属硅化物。本发明的切割道之中，使用掺杂硅图案(扩散区域)作为内连线图案。也即，切割道之中不存在金属内连线，因此对于集成电路装置的整个可靠度、品质以及工艺效率能够有效地提升。
Description
技术领域
本发明涉及裸片(die)的单一化工艺，特别涉及平行芯片探针(chip probe)测试产品，其使用切割道(scribe line)蚀刻以单一化裸片的技术。
背景技术
裸片刀具切割步骤(die sawing)经常使用于单一化裸片。然而，裸片分具切割步骤无法使用于切割道为60微米或者小于60微米的产品。当使用蚀刻工艺于切割道以分割裸片时，切割道之中的金属布线(metal routing)需要昂贵以及复杂的光刻以及蚀刻工艺，而切割道的蚀刻往往会导致各种问题，包括密封环(sealing ring)损坏、铜蚀刻以及暴露出的铜的腐蚀等问题。因此，有需要一种集成电路芯片及集成电路装置的制造方法，能够针对上述问题加以改善。
发明内容
有鉴于此，为克服现有技术的缺陷，本发明提供一种集成电路装置的制造方法，包括：在一半导体基底之中形成一第一集成电路图案以及一第二集成电路图案，上述第一集成电路图案以及上述第二集成电路图案通过一切割区域将彼此隔开；在上述半导体基底之中的至少部分的切割区域内形成一掺杂布线图案，用以连接第一以及第二集成电路图案；在上述半导体基底上方形成一多层内连线结构以及一层间介电层，其中在切割区域不形成该多层内连线结构；以及在上述切割区域内蚀刻该层间介电层以及该半导体基底以形成一切割道沟槽。
本发明也提供一种集成电路芯片，包括：一半导体基底，具有一切割侧壁，该切割侧壁实质上垂直于上述半导体基底，且无金属内连线结构；一电路装置，形成于上述半导体基底之中；以及一导电图案，形成于该半导体基底之中，且由上述切割侧壁露出，其中此导电图案包括至少一掺杂硅以及一金属硅化物。
本发明提供一种集成电路装置(芯片)及其制造方法，特别是在集成电路装置的切割道结构的设计，能够改善上述问题。在各个实施例中，在切割道之中，使用掺杂硅图案(扩散区域)作为内连线图案。也即，切割道之中不存在金属内连线，因此对于集成电路装置的整个可靠度、品质以及工艺效率能够有效地提升。
附图说明
图1为根据本发明实施例的蚀刻切割道的方法流程图。
图2-图3为根据一或多个本发明实施例的集成电路装置于不同工艺阶段的剖面图。
上述附图中的附图标记说明如下：
100～方法；
102、104、106、108、110～步骤；
200～集成电路；
210～半导体基底；
210a、210b～集成电路单元区域；
210c～切割道；
212～掺杂布线图案；
214、216～掺杂图案；
218～金属硅化物图案；
220～隔离介电质；
222～金属层；
224～保护层；
226～光致抗蚀剂层；
228～切割道沟槽。
具体实施方式
图1为一实施例中，制造集成电路裸片的方法100的流程图。图2及图3为根据一或多个本发明实施例的集成电路装置200于不同工艺阶段的剖面图。通过参考图1～图3共同地说明方法100及集成电路装置200。
参照图1及图2，方法100的起始步骤102为，提供集成电路装置200的半导体基底210。根据本发明实施例的半导体基底210为硅基底。半导体基底210可以用其他例如锗元素的半导体取代，或者还包括其他例如锗的元素半导体。半导体基底210也可以包括化合物半导体，例如碳化硅、砷化锗、砷化铟或者磷化铟。
半导体基底210包括多个例如210a以及210b所示的集成电路单元区域，这些集成电路单元区域由切割道210c隔开。每个单元区域的设计是供集成电路形成于此，且每个单元区域在切割道的位置被分割成裸片(芯片)。每个单元区域包括密封环(图未显示)，用以将集成电路包含于上述单元区域内。密封环包括例如铜的金属，用来在半导体基底单一化成为裸片之后，密封集成电路，而防止水份或外部环境对于集成电路的影响。半导体基底210包括数个掺杂的阱以及其他掺杂的图案，设置并连接以形成数个微电子装置，例如包括互补式金属-氧化物-半导体场效应晶体管(complementary；CMOS)的金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field effecttransistor；MOSFET)。在另一实施例中，半导体基底210包括微机电系统(MEMS)、CMOS图像传感器(CMOS image sensor；CIS)和/或其他适合的有源(active)和/或无源(passive)装置。此掺杂的阱以及其他掺杂的图案包括通过例如离子注入的掺杂工艺形成的p-型掺杂区域和/或n型掺杂区域。其他例如栅极介电质及多晶硅栅极电极也可以形成于半导体基底上，以供例如CMOS晶体管的装置使用。半导体基底210也包括数个隔离图案，用来将数个装置彼此隔开以电性隔离。隔离图案可以包括不同的结构，且可利用特别的工艺技术形成。在一例子中，隔离结构包括介电质隔离物，例如浅沟槽隔离物(shallow trench isolation；STI)。此浅沟槽隔离物可通过蚀刻半导体基底以形成一沟槽，再填入一或多个介电材料层以形成。
方法100包括步骤104，用以在切割道210c的位置形成一或多个掺杂布线图案(扩散布线图案)212。掺杂布线图案是形成于半导体基底之中的掺杂半导体区域(例如掺杂的硅图案)，其具有有效电性连接。掺杂布线图案212被设置为耦接于两个IC装置。在一例子中，掺杂布线图案212被设置为连接第一IC单元区域的装置至一测试工具(test vehicle)。此测试工具可形成于第二IC单元区域。在另一实施例中，此测试工具被形成于介于切割道以及第二IC单元区域的开放区域。
掺杂布线图案212被设置为接触两个隔开的装置图案，例如掺杂图案214及216。在一例子中，掺杂图案214是在第一IC单元区域的装置的一部分，掺杂图案216则是测试工具的一部分。在另一例子中，掺杂图案214及216的至少一者为连结的CMOS晶体管的源极/漏极区域。
在数个实施例中，掺杂布线图案212包括利用离子注入法形成的N型杂质或P型杂质。例如，掺杂布线图案212包括硼(B)、磷(P)或其他适合的杂质。再者，在一实施例中，通过离子注入将硼杂质结合于硅基底以形成掺杂布线图案212。，离子注入采用的的注入能量是介于大约10keV以及100keV之间。在另一实施例中，离子注入采用的剂量是介于大约1013ions/cm3以及大约1017ions/cm3之间。在其他实施例中，通过离子注入将磷杂质结合于硅基底以形成掺杂布线图案212。在一实施例中，离子注入采用的注入能量是介于大约20keV以及200keV之间。在另一实施例中，离子注入采用的剂量是介于大约1013ions/cm3以及大约1017ions/cm3之间。掺杂布线图案212可使用单独进行的离子注入工艺形成。在另一实施例中，掺杂布线图案212也可以使用单一离子注入工艺和其他装置图案同时形成。例如，掺杂布线图案212可使用单一离子注入工艺和源极/漏极同时形成。在其他实施例中，掺杂布线图案212可以使用单一离子注入工艺和掺杂图案214与216同时形成。
如图2所示，在其他实施例中，可在掺杂布线图案212上设置外加的金属硅化物层218，以强化电性导通。金属硅化物层218可包括硅化镍、硅化钴或者硅化钛。在其他实施例中，金属硅化物层218可包括硅化钨、硅化钽、硅化铂、硅化铒、硅化钯或其组合。金属硅化物层218可利用自我对准硅化物工艺来形成。进行自我对准硅化物工艺时，在硅基底上沉积一金属层，然后进行硅基底的回火使得金属与硅反应以形成硅化物，之后，利用蚀刻工艺去除未反应的金属，而留下对准硅区域的硅化物。也可以再进行硅基底的第二次回火工艺，将硅化物转变成为更高的导电相。在切割道中，位于掺杂布线图案212上方的金属硅化物层218可利用同一金属硅化物工艺，与其他的硅化物图案同时形成，例如栅极硅化物以及源极/漏极硅化物图案。
再参照图1及图2，进行方法100的步骤106，在半导体基底210上方形成一或多个金属层222(或内连线)，在此实施例中，内连线222包括铜。如图2所示，内连线222包括水平金属导线及垂直金属图案(导通孔(via)及接触物(contact))。然而，不设置金属内连线于切割道区域。任何跨越切割道的必要内连线是通过使用一或更多个被适当地设置的掺杂布线图案及/或硅化物图案来完成。因此，切割道210c内的内连线不形成任何金属内连线图案。
在一实施例中，以铜镶嵌工艺进行金属内连线结构的形成。在本实施例中，形成数个沟槽于隔离介电质，再利用物理气相沉积法在沟槽之中形成铜晶种层。然后，利用镀膜方式(plating)在沟槽内填入铜，并研磨以提供图案化的铜层。在一例子中，研磨为化学机械研磨。铜镶嵌工艺可进行一次以上，以形成多层内连线。隔离介电质220包括二氧化硅。在其他实施例中，隔离介电质220包括其他适合的介电材料，例如低介电常数介电材料。
集成电路装置200还包括设置于金属化层上方的保护层(passivationlayer)224。在一例子中，保护层224包括形成于金属化层上的第一保护层。在其他例子中，保护层224还包括形成于第一保护层上的第二保护层。第一及第二保护层各包括各种适当的保护材料，在一例子中，第一保护层包括二氧化硅，而第二保护层包括氮化硅。
参照图1、图2以及图3，进行方法100的步骤108，蚀刻隔离介电质220与半导体基底210以形成切割道沟槽228。在步骤108，切割道沟槽228可利用传统的光刻图案化方法来形成，上述光刻图案化方法使用光刻工艺及蚀刻工艺。例如，利用例如旋转涂布等适当的方法在集成电路200上涂布光致抗蚀剂层226。光致抗蚀剂层226再进一步图案化以具有一或多个用来定义切割道210c的开口，如图2所示。在一实施例中，定义切割道的光致抗蚀剂开口可具有大约8微米的宽度。接着，经由光致抗蚀剂层226的开口，在切割道的范围内进行保护层224以及隔离介电质220的介电质蚀刻(如干蚀刻)，以形成切割道沟槽228。然后进行硅蚀刻，经由切割道沟槽228朝半导体基底210继续蚀刻。例如，利用具有CF4、C3F8、C4F8、CHF3和/或CH2F2的蚀刻剂的干蚀刻工艺以蚀刻二氧化硅。另一例子中，利用具有HBr、Cl2、SF6和/或O2的蚀刻剂的干蚀刻工艺以蚀刻硅基底。在其他例子中，使用氮化硅作为保护层时，可利用能够有效去除氮化硅的已知蚀刻剂，于分开的蚀刻工艺进行氮化硅蚀刻。在另一例子中，当使用硅化物时，可使用能够有效去除形成于掺杂的硅布线图案的硅化物的蚀刻剂。在一实施例中，切割道沟槽228的深度为介于大约100微米以及大约250微米之间。在其他实施例中，切割道沟槽228的深度为大约175微米。如图3所示，进行切割道沟槽228的蚀刻之后，利用例如湿剥除或等离子体灰化等适合的工艺来去除光致抗蚀剂层。可以理解的是，可利用各种此技术领域中已知的一系列技术来形成切割道沟槽228。
由于金属化工艺不形成金属内连线图案于切割道区域210c内，且由于任何跨越切割道的内连线是通过使用形成于硅基底的掺杂布线图案完成，所以形成切割道沟槽的蚀刻工艺会消除例如铜蚀刻的金属蚀刻造成的不利影响，且会实质上降低由金属蚀刻造成的密封环损坏。
图3之中，接着研磨半导体基底210的背面，直到至少切割道沟槽228的底侧为止，使得各个IC裸片彼此分开以达成裸片(芯片)的单一化。在一例子中，硅基底210的厚度大约为750微米，而形成金属化层于前侧以及由基底的背面研磨之后的厚度大约为175微米。
本实施例提供数个优点。相对于裸片刀具切割步骤(例如，裸片切割所需的切割道的宽度为大约60微米或超过60微米)，沟槽蚀刻步骤需要较少的占位面积(footprint)，因此整体的切割道面积会减少。因较小的复杂度与较高的工艺效率，因此制造过程能够简化。并且，可提升IC裸片的可靠度(例如对于密封环的损伤会降低)。
本发明提供集成电路装置及其制造方法，虽然提供各种实施例，在不脱离本发明的精神及范围内，当可做些许更动与润饰。例如在切割道区域210c的掺杂布线图案212可通过适合的扩散工艺来形成。在其他实施例中，为了电性连接，切割道的导电布线图案可被减少至只包含金属硅化物层218，而消除下方的掺杂硅图案。其他实施例中，掺杂图案214形成于一装置单元区域210a，但是掺杂图案216是测试电路(测试工具)的一部分，其形成于切割道沟槽与密封环之间的开放区域。在此例子中，具有掺杂图案216的电路单元区域210b以及上方的内连线是位于切割道沟槽以及密封环之间的开放区域内。方法100可还包括形成其他装置图案，例如包括栅极介电质以及栅极电极的栅极叠层，以供CMOS晶体管、存储器装置和/或传感器使用。
金属内连线形成于半导体基底210上，用以适当地连接各种半导体基底210中的掺杂区域。在本实施例，金属内连线包括多层内连线，此多层内连线具有设置于多个金属层的水平导电图案(金属导线)以及垂直导电图案，例如导通孔及接触物。导通孔被设置于连接位于不同金属层的两个金属导线，而接触物则是用来连线金属导线以及半导体基底。可使用铜内连线。在一实施例中，铜内连线包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或其组合。铜内连线可利用化学气相沉积法、溅镀、镀膜或其他适合的工艺来形成。金属硅化物可使用于接触物以及其他导电图案。使用于多层内连线的金属硅化物包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或其组合。
在内连线结构之中设置隔离介电质，用以隔离各种导电图案。隔离介电质包括设置于半导体基底以及第一金属层之间的层间介电质(ILD)。隔离介电质也包括设置于相邻的金属层之间的金属间介电质。隔离介电质包括介电材料，例如二氧化硅、氮化硅、氮氧硅化物或旋涂玻璃(spin on glass；SOG)。或者，介电材料包括低介电常数材料(low k)，例如介电常数小于3.5的材料。其各种例子中，介电材料包括二氧化硅、氮化硅、氮氧硅化物或旋涂玻璃(SOG)、掺氟硅玻璃(fluorinated silicate glass；FSG)、掺碳二氧化硅、黑钻石(Black Diamond
，加州Santa Clara、应用材料)、干凝胶Xerogel)、气凝胶(Aerogel)、非晶系氟碳化合物、派瑞林(Parylene)、苯环丁烯(BCB、bisbenzocyclobutenes)、芳香族碳氢化合物(SiLK(密西根Midland、陶氏化学(Dow chemical))、聚酰亚胺和/或其他适合的材料。这些隔离介电质是以包括旋转涂布法、化学气相沉积法或其他适合的工艺的技术形成。
半导体基底210可包括外延层。例如半导体基底210可包括位于整体半导体上方的外延层。再者，为了提升性能，半导体基底210可包括应力层。在其他实施例中，外延层可包括与整体半导体不同材料的半导体材料，例如位于整体硅上方的硅-锗层或者位于硅-锗整体材料的硅层。
在另一例子中，保护层包括使用TEOS(四乙基硅酸盐或者等同于四乙氧基硅烷)为反应气体的化学气相沉积法(CVD)所形成的二氧化硅。在其他实施例中，保护层包括通过CVD工艺形成的氮化硅(SiN)层。在更进一步的实施例中，用来形成SiN层的CVD工艺包括使用六氯二硅烷(Si2Cl6)、二氯硅烷(SiH2Cl2)、双第三丁胺硅烷(C8H22N2Si)或者二硅烷(Si2H6)等前驱物(precursor)。
因此，本发明提供集成电路(IC)装置及其制造方法。上述集成电路装置的制造方法包括：在一半导体基底之中形成一第一集成电路图案以及一第二集成电路图案，上述第一集成电路图案以及上述第二集成电路图案通过一切割区域将彼此隔开；在上述半导体基底之中的至少部分的切割区域内形成一掺杂布线图案，用以连接第一以及第二集成电路图案；在上述半导体基底上方形成一多层内连线结构以及一层间介电层，其中在切割区域不形成该多层内连线结构；以及在上述切割区域内蚀刻该层间介电层以及该半导体基底以形成一切割道沟槽。
在一实施例中，本方法还包括由背面研磨半导体基底以薄化半导体基底的步骤。在其他实施例中，蚀刻层间介电层以及半导体基底包括蚀刻二氧化硅以及硅。层间介电层以及半导体基底的蚀刻可利用干蚀刻进行。掺杂布线图案的形成，可利用注入能量介于大约10keV以及100keV之间，且离子注入剂量介于大约1013ions/cm3以及大约1017ions/cm3之间的硼离子注入完成。掺杂布线图案的形成，可利用注入能量介于大约20keV以及200keV之间，且离子注入剂量介于大约1013ions/cm3以及大约1017ions/cm3之间的磷离子注入完成。
本发明也提供形成集成电路装置的方法的另一实施例。本方法包括在硅基底上形成多个装置，其中这些装置分别由切割区域隔开。在硅基底上形成多层内连线结构以及层间介电层，多层内连线结构不形成于切割区域。为了切割区域内的任何电性连接，在硅基底上形成掺杂硅图案，再蚀刻层间介电层以硅基底以形成切割道沟槽。
在上述的方法的各种实施例中，此方法还包括由背面研磨硅基底以薄化硅基底的步骤。此方法可还包括在掺杂硅图案上形成金属硅化物。蚀刻层间介电层以及硅基底可利用干蚀刻进行。掺杂布线图案的形成，可利用注入能量介于大约10keV以及100keV之间，且离子注入剂量介于大约1013ions/cm3以及大约1017ions/cm3之间的硼离子注入完成。掺杂布线图案的形成，可利用注入能量介于大约20keV以及200keV之间，且离子注入剂量介于大约1013ions/cm3以及大约1017ions/cm3之间的磷离子注入完成。
本发明也提供一种集成电路芯片，包括：一半导体基底，具有一切割侧壁，该切割侧壁实质上垂直于上述半导体基底，且无金属内连线结构；一电路装置，形成于上述半导体基底之中；以及一导电图案，形成于该半导体基底之中，且由上述切割侧壁露出，其中此导电图案包括至少一掺杂硅以及一金属硅化物。
在一实施例中，集成电路芯片还包括形成于半导体基底的金属内连线，用以连接各种电路装置的图案。在其他实施例中，集成电路芯片还包括位于半导体基底之中的掺杂区域，上述掺杂区域与导线图案接触。掺杂区域可以是测试工具的一部分，此掺杂区域可与电路装置接触。上述集成电路芯片可还包括介于掺杂区域以及电路装置之间的密封环。此集成电路芯片可还包括位于导电图案的一部分上方的密封环。此半导体基底包括硅。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
Claims (14)
1.一种集成电路装置的制造方法，包括：
在一半导体基底之中形成一第一集成电路图案以及一第二集成电路图案，该第一集成电路图案以及该第二集成电路图案通过一切割区域将彼此隔开；
在该半导体基底之中的至少部分的该切割区域内形成一掺杂布线图案，用以连接该第一以及该第二集成电路图案；
在该半导体基底上方形成一多层内连线结构以及一层间介电层，其中在该切割区域不形成该多层内连线结构；以及
在该切割区域内蚀刻该层间介电层以及该半导体基底以形成一切割道沟槽。
2.如权利要求1所述的集成电路装置的制造方法，还包括一研磨工艺，用以由该半导体基底的背面薄化该半导体基底。
3.如权利要求1所述的集成电路装置的制造方法，其中蚀刻该层间介电层以及该半导体基底包括蚀刻二氧化硅以及硅。
4.如权利要求1所述的集成电路装置的制造方法，蚀刻该层间介电层以及该半导体基底是通过干蚀刻进行。
5.如权利要求1所述的集成电路装置的制造方法，其中形成该掺杂布线图案包括进行硼离子注入，其注入能量介于大约10keV以及100keV之间，而离子注入剂量介于大约1013ions/cm3以及大约1017ions/cm3之间。
6.如权利要求1所述的集成电路装置的制造方法，其中形成该掺杂布线图案包括进行磷离子注入，其注入能量介于大约20keV以及200keV之间，而离子注入剂量介于大约1013ions/cm3以及大约1017ions/cm3之间。
7.一种集成电路芯片，包括：
一半导体基底，具有一切割侧壁，该切割侧壁实质上垂直于该半导体基底，且无金属内连线结构；
一电路装置，形成于该半导体基底之中；以及
一导电图案，形成于该半导体基底之中，且由该切割侧壁露出，其中该导电图案包括至少一掺杂硅以及一金属硅化物。
8.如权利要求7所述的集成电路芯片，还包括一金属内连线，形成于该半导体基底上，用以连接该电路装置的各种图案。
9.如权利要求7所述的集成电路芯片，还包括一掺杂区域，形成于该半导体基底之中，该掺杂区域与该导电图案接触。
10.如权利要求9所述的集成电路芯片，其中该掺杂区域为一测试工具的一部分。
11.如权利要求9所述的集成电路芯片，其中该掺杂区域与该电路装置接触。
12.如权利要求7所述的集成电路芯片，还包括一密封环，设置于该掺杂区域以及该电路装置之间。
13.如权利要求7所述的集成电路芯片，还包括一密封环，位于该导电图案的一部分的上方。
14.如权利要求7所述的集成电路芯片，其中该半导体基底为硅基底。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110413 |