CN101617404A - 半导体装置 - Google Patents

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Abstract

目的在于提供一种可在不产生噪声及串扰的情况下提高芯片之间的传输速率的半导体装置。为此，在存储装置芯片(20)和ASIC(30)中的用于实现芯片彼此之间的连接的每个连接焊盘(21、31)的正下方，分别配设有作为输入输出电路的输入电路(27、37)和输出电路(26、36)，并将它们排列成阵列状或格子状，将存储装置芯片(20)和ASIC(30)相面对地安装在布线芯片的两面上。

Description

半导体装置
技术领域
本发明涉及将至少两个半导体芯片相互电连接的半导体装置。
背景技术
近年来，随着LSI的大规模化及工艺的复杂化，将不同种类的半导体芯片容纳在一个封装内的所谓SIP(System in Package：系统级封装)方法正在不断普及。利用该方法，还能够促进与其他公司的半导体芯片的混装以及与光/机械等不同种类的半导体芯片的混装等的多功能化。
例如在专利文献1或专利文献2中公开了这种以往的SIP技术。这种以往的SIP例如层叠两个不同的半导体芯片，将它们堆叠配置在引线框上。即，在SIP中，将半导体芯片安装在引线框上，进而半导体芯片被安装在芯片上。然后，在该SIP中，利用接合线从芯片的接合焊盘接合到引线框上。然后，在SIP中，再利用接合线从芯片的接合焊盘接合到引线框上。由此能够实现高密度的半导体集成电路芯片的安装。
另外，作为其他现有技术的例子，存在像CSP(Chip Size Package：芯片尺寸封装)及倒装芯片这样，可通过如下方式来实现高密度的半导体芯片安装的方法，即：在半导体芯片上，在进行追加布线后生成焊锡、金或铜的凸点，然后与基板压接起来。
另外，关于这些封装方法中半导体芯片之间的电连接，例如非专利文献所示，公开了这样的方法，即：通过微凸点(micro bump)将排列在半导体芯片周围的连接焊盘彼此连接。
专利文献1：日本特开2004-134715号公报
专利文献2：日本特开2003-007960号公报
非专利文献3：2004 IEEE International Solid-State CircuitsConference(ISCC 2004/SESSION 7/TD：SCALINF TRENDS/7.5)「A 160Gb/s Interface Design for Multichip LSI」p.140～141
包含上述非专利文献3在内，要求在上述封装中的半导体芯片之间，进一步提高总线之间的传输速率。但是，在提高半导体芯片之间的传输速率(总线之间的传输速率)时，如果频率上升，则会产生噪声或者产生连接布线的串扰等。
发明内容
因此，本发明的目的在于，提供一种能在不产生噪声及串扰的情况下，提高芯片之间的传输速率的半导体装置。
上述课题是通过以下手段来解决的。
即，本发明的半导体装置的特征在于，该半导体装置具有：布线芯片，其具有贯穿芯片厚度方向的多个贯穿电极；第1半导体芯片，其具有在该第1半导体芯片的主面上排列成阵列状的第1连接焊盘组，并且该第1半导体芯片还具有第1输入输出区域，在该第1输入输出区域中，针对该第1连接焊盘组中的每个焊盘，在相应焊盘的正下方配设有与该焊盘电连接的第1输入输出电路，并且所述第1输入输出电路与相应焊盘一起排列成阵列状；以及第2半导体芯片，其具有在该第2半导体芯片的主面上排列成阵列状的第2连接焊盘组，并且该第2半导体芯片还具有第2输入输出区域，在该第2输入输出区域中，针对该第2连接焊盘组中的每个焊盘，在相应焊盘的正下方配设有与该焊盘电连接的第2输入输出电路，并且所述第2输入输出电路与相应焊盘一起排列成阵列状，第1半导体芯片和第2半导体芯片分别安装在所述布线芯片的第1主面和第2主面上，使得所述第1输入输出区域与所述第2输入输出区域隔着所述布线芯片对置，并且所述第1连接焊盘组的各焊盘与所述第2连接焊盘组的各焊盘分别借助所述多个贯穿电极中的各个贯穿电极而电连接。
在本发明的半导体装置中，采用了这样的半导体芯片，即：该半导体芯片针对用于与外部连接的每个连接焊盘都配设有输入输出电路，并且将它们排列成阵列状。该半导体芯片能够实现多比特的I/O阵列(由排列成阵列状的单元区域(单元区域包含输入输出电路)构成的输入输出区域)，例如可具有256～4096比特的比特范围。因此，不需要提高频率，即能在不产生噪声及连接布线的串扰等的情况下，极大地改善总线之间的传输速率。
而且，以彼此的I/O阵列(输入输出区域)相面对、且借助贯穿电极而电连接的方式，将两个这种具有I/O阵列(输入输出区域)的半导体芯片分别安装在布线芯片的第1主面和第2主面上。因此，使两个半导体芯片的I/O阵列(输入输出区域)彼此之间的距离达到最短，并且作为布线的贯穿电极的长度(布线芯片的厚度方向的长度)实质上也与该距离相等，实现了最短连接，从而能够进一步改善总线之间的传输速率。
这里，所谓“输入输出电路”，不仅包含具有信号的输入和输出这两方面功能的电路，还包含单独具有输入功能的电路和单独具有输出功能的电路。即，这表示也可以采用这种结构：配设输入电路的连接焊盘为输入专用的连接焊盘，配设输出电路的连接焊盘为输出专用的连接焊盘，按功能独立设置输入/输出，从而通过连接焊盘组整体来进行输入输出。
此外，在本发明的半导体装置中，作为第1半导体芯片，例如可以采用具有存储单元的存储装置芯片，所述存储单元每次按规定比特并行进行信号的输入输出。另外，作为第2半导体芯片，例如可以采用专用逻辑电路芯片，该专用逻辑电路芯片每次按规定比特并行进行与存储装置芯片之间的信号的输入输出。当然，不限于专用逻辑电路芯片，也可以采用普通的逻辑电路芯片。
此外，在本发明的半导体装置中，可以构成为：在所述第1半导体芯片的主面上设有第1电源用焊盘组，该第1电源用焊盘组处于离所述第1半导体芯片的最外周最近的位置上，在所述第2半导体芯片的主面上设有第2电源用焊盘组，该第2电源用焊盘组处于离所述第2半导体芯片的最外周最近的位置上。作为相邻焊盘(或凸点)之间容易短路的最接近半导体芯片的最外周位置处的焊盘，通过配设电源用焊盘，能够得到防止了芯片之间的连接不良的半导体装置。
根据本发明，能够提供一种可在不产生噪声及串扰的情况下，提高芯片之间的传输速率的半导体装置。
附图说明
图1是表示第1实施方式的半导体装置的概略剖视图。
图2是表示第1实施方式的布线芯片的俯视图。
图3是表示第1实施方式的存储装置芯片的俯视图。
图4是表示第1实施方式的ASIC的俯视图。
图5是用于说明第1实施方式的半导体装置芯片之间的连接的概念图。
图6是表示第2实施方式的半导体装置的概略剖视图。
图7A是表示第2实施方式的布线芯片的第1主面的俯视图。
图7B是表示第2实施方式的布线芯片的第2主面的俯视图。
图8是表示第2实施方式的存储装置芯片的俯视图。
图9是表示第2实施方式的ASIC的俯视图。
标号说明
10布线芯片；10A第1主面；10B第2主面；11A连接焊盘；11B连接焊盘；11A、11B连接焊盘；12A电源用焊盘；12B外部连接用焊盘；14贯穿电极；20存储装置芯片；21连接焊盘；24输入输出区域；25单元区域；26输出电路；27输入电路；28存储器单元区域；30ASIC；31连接焊盘；32电源用焊盘；34输入输出区域；35单元区域；36输出电路；37输入电路；38逻辑电路；40凸点；41底部填充树脂；42接合线；50层叠芯片；60半导体封装基板；61焊盘；100、101半导体装置。
具体实施方式
下面说明本发明的可应用的实施方式。以下说明用于说明本发明的实施方式，本发明不限于以下实施方式。为了使说明明确，在以下的记载以及附图中进行了适当的省略和简化。此外，只要是本领域的技术人员，即可在本发明的范围内，容易地变更、追加和转换以下实施方式中的各要素。另外，在各图中标有相同标号的部件表示相同的结构要素，并在说明中进行适当省略。
(第1实施方式)
图1是表示第1实施方式的半导体装置的概略剖视图。图2是表示第1实施方式的布线芯片的俯视图。图3是表示第1实施方式的存储装置芯片的俯视图。图4是表示第1实施方式的ASIC的俯视图。图5是用于说明第1实施方式的半导体装置芯片之间的连接的概念图。
如图1所示，本实施方式的半导体装置100构成为在半导体封装基板60上配置有层叠芯片50。
层叠芯片50构成为：在布线芯片10的第1主面10A和第2主面10B上以倒装芯片的方式分别安装有存储装置芯片20以及专用芯片(Application Specific Chip：专用逻辑电路芯片，以下称为ASIC)30。而且，存储装置芯片20和ASIC 30被安装成彼此的输入输出区域24、34(I/O阵列)相面对。此外，通过底部填充树脂41对存储装置芯片20与布线芯片10之间进行了密封。同样，通过底部填充树脂41对ASIC 30与布线芯片10之间进行了密封。
而且该层叠芯片50以ASIC 30与半导体封装基板60抵接的方式配置在半导体封装基板60上，并且，设置在半导体封装基板60上的、用于从外部进行电源连接/接地的焊盘61与ASIC 30的电源用焊盘32通过接合线42而电连接。
如图1和图2所示，布线芯片10由硅基板构成，设有在硅基板的厚度方向上贯穿设置的贯穿电极14(例如由铝或铜等构成的嵌入电极)。而且在硅基板的表面和背面上形成有未图示的布线层，借助形成在该布线层上的金属布线(例如铝线或铜线等)，贯穿电极14的一端与用于安装存储装置芯片20的连接焊盘11A电连接，并且，贯穿电极14的另一端与用于安装ASIC 30的连接焊盘11B电连接，连接焊盘11A、11B分别在布线芯片10的第1主面10A和第2主面10B上形成为组。
如图2所示，布线芯片10的连接焊盘11A、11B与所安装的存储装置芯片20和ASIC 30的连接焊盘对应地，分别排列成格子状。当然，布线芯片10的连接焊盘11A、11B也可以与所安装的存储装置芯片20和ASIC 30的连接焊盘对应地，形成为锯齿排列，或者采用其他排列。
这些布线芯片10的连接焊盘11A、11B的布线间距可以根据所要安装的芯片进行适当设定。例如在本实施方式中，作为存储装置芯片20，256M比特的多媒体存储器(两个)和ASIC 30的带宽最少需要256比特×2＝512比特，为了对它们进行安装，连接焊盘11A、11B的排列间距需要20μm。但是，不限于此，例如可以在20μm～60μm的范围内进行适当设定。
此外，布线芯片10的连接焊盘11A、11B的数量也可以根据所要安装的芯片来进行适当设定。例如在本实施方式中，为了安装作为存储装置芯片20的两个256M比特的多媒体存储器和ASIC 30，设有大致2000个连接焊盘。但是，不限于此，可以根据所要安装的半导体芯片，例如在2000个～5000个的范围内进行适当设定。
此外，布线芯片10使用与所要安装的存储装置芯片20和ASIC 30相同的硅基板，因此，针对热和伸缩等的物理意义上的强度较高，能够确保高可靠性。
存储装置芯片20是通过半导体工艺在硅基板上形成的，在本实施方式中，虽未图示，但安装有两个存储容量例如为256M比特的多媒体存储器。
此外，存储装置芯片20不限于此，也可以使用通用的动态随机存取存储器(DRAM)。同样，存储装置芯片20还可以使用通用的静态随机存取存储器(SRAM)及非易失性存储装置等。
如图1和图3所示，存储装置芯片20的连接焊盘21在该存储装置芯片20的主面的中央部上排列成格子状。连接焊盘21配置成与布线芯片10的连接焊盘11A(焊盘开口部)相面对。
如图3所示，存储装置芯片20的连接焊盘21与布线芯片10的连接焊盘11A同样地排列成格子状而形成为组。而且在其正下方(芯片厚度方向的正下方)配设有与连接焊盘21电连接的、包含输入输出电路的单元区域25。因此，单元区域25也与连接焊盘21一起排列成格子状。单元区域25和连接焊盘21的排列不限于格子状，只要是排列成阵列状即可，没有特别的限制，例如也可以排列成交错状。通过将该单元区域25排列成阵列状，从而构成输入输出区域24(I/O阵列)。
存储装置芯片20以倒装芯片的方式安装在布线芯片10的第1主面10A上，配置成为其焊盘(焊盘开口部)分别与布线芯片10的焊盘相面对，焊盘之间通过凸点40进行物理连接以及电连接。
ASIC 30是通过半导体工艺在硅基板上形成的，例如采用通用的包含CPU的逻辑电路。在本实施方式中，安装有两个存储容量为256M比特的多媒体存储器作为存储装置，因此ASIC 30的带宽为512比特。当然，也可以根据存储装置芯片20的存储容量而高于此。
此外，ASIC 30不限于此，例如也可以使用包括将模拟信号转换为数字信号的A/D转换器的通用模拟电路。
如图1和图4所示，ASIC 30的连接焊盘31在该ASIC 30的主面的中央部上排列成格子状。此外，在ASIC 30上，以将连接焊盘31包围的方式，沿着主面的边缘部配设有两列电源用焊盘32。连接焊盘31配置成与布线芯片10的连接焊盘11B相面对。另外，电源用焊盘32是用于对ASIC 30和存储装置芯片20进行电源连接/接地的连接焊盘。
如图4所示，ASIC 30的连接焊盘31与布线芯片10的连接焊盘11B同样地排列成格子状而形成为组。而且在其正下方(芯片厚度方向的正下方)配设有与连接焊盘31电连接的、包含输入输出电路在内的单元区域35。因此，单元区域35也与连接焊盘31一起排列成格子状。单元区域35和连接焊盘31的排列不限于格子状，只要是排列成阵列状即可，没有特别的限制，例如也可以排列成交错状。通过将该单元区域排列成阵列状，从而构成输入输出区域34(I/O阵列)。
ASIC 30以倒装芯片的方式安装在布线芯片10的第2主面10B上，配置成为其焊盘(焊盘开口部)与布线芯片10的焊盘彼此面对，焊盘之间通过凸点40进行物理连接以及电连接。
存储装置芯片20与ASIC 30借助各连接焊盘和布线芯片10的贯穿电极14电连接。另外，ASIC 30与作为存储装置芯片20的两个256M比特的多媒体存储器电连接，因此按每次512比特并行进行信号的输入输出。
这里，存储装置芯片20与ASIC 30按照图5所示的方式实现电连接。即，以使得设置在存储装置芯片20的单元区域25上的作为输出电路26的接口缓冲器电路(例如反相器电路)与设置在ASIC 30的单元区域35上的作为输入电路37的接口缓冲器电路(例如钟控反相器(clockedinverter)电路)电连接的方式，借助存储装置芯片20的连接焊盘21、ASIC 30的连接焊盘31以及布线芯片10的贯穿电极14(包含连接焊盘)进行连接。
另一方面，以使得设置在存储装置芯片20的单元区域25上的作为输入电路27的接口缓冲器电路(例如钟控反相器电路)与设置在ASIC 30的单元区域35上的作为输出电路36的接口缓冲器电路(例如反相器电路)电连接的方式，借助存储装置芯片20的连接焊盘21、ASIC 30的连接焊盘31以及布线芯片10的贯穿电极14(包含连接焊盘)进行连接。
存储装置芯片20的输入输出电路(输入电路27、输出电路26)与存储器单元区域28电连接。并且，ASIC 30的输入输出电路(输入电路37、输出电路36)与逻辑电路38电连接。
这样，通过在存储装置芯片20上将连接焊盘21与ASIC 30的连接焊盘31连接，由此实现了上述总线连接。
另一方面，将各连接焊盘进行物理连接及电连接的凸点40采用微凸点，例如可以由金凸点、焊锡凸点等构成。如果采用含有Au而构成的金凸点，则可实现良好的接合。
可以在半导体芯片的连接焊盘和布线芯片的连接焊盘的任意一方或者双方上预先形成凸点40，但是当在布线芯片的连接焊盘上预先形成凸点时，可以一并形成与所要安装的半导体芯片相应的量，能够实现低成本，并且关于半导体芯片，无需形成追加布线和凸点，只要使用现有的即可。由于各芯片是经由凸点40而连接，因此与基于接合线的连接相比，例如电感变为十分之一左右，从而能够实现内部信号彼此之间的高速连接。
另外，虽未图示，各芯片具有保护连接焊盘以外的部分的钝化膜、以及形成在芯片上的绝缘被膜等。此外，上述半导体芯片和布线芯片的连接焊盘(或单元区域)例如可以为2000个～5000个，并将排列间距设为20μm～60μm。
在以上说明的本实施方式中，在存储装置芯片20和ASIC 30的每个用于实现与外部(芯片彼此)连接的连接焊盘21、31上，分别配设有输入输出电路(输入电路27、37、输出电路26、36)，并且这些输入输出电路排列成阵列状(在本实施方式中为格子状)。即，包含该输入输出电路的单元区域25、35排列成阵列状，从而构成I/O阵列(输入输出区域24、34)。因此，能够在芯片上实现多比特的I/O阵列(由排列成阵列状的单元区域构成的输入输出区域24、34)，形成例如具有256～4096比特的比特范围的存储装置芯片20和ASIC 30。因此，不需要提高频率，从而可在不产生噪声及连接布线的串扰等的情况下，极大地改善总线之间的传输速率。
而且，分别具有I/O阵列(输入输出区域24、34)的存储装置芯片20和ASIC 30，以彼此的I/O阵列(输入输出区域24、34)相面对、且借助贯穿电极14电连接的方式，分别安装在布线芯片10的第1主面10A和第2主面10B上。因此，使存储装置芯片20和ASIC 30的I/O阵列(输入输出区域24、34)彼此之间的距离达到最短，并且作为布线的贯穿电极14的长度(布线芯片10的厚度方向的长度)实质上也与该距离相等，实现了最短连接，从而能够进一步改善总线之间的传输速率。
即，在本实施方式中，形成了芯片彼此之间的传输速率较高的半导体装置。此外，由于将半导体装置的频率削减至例如相同性能的DDR(双倍数据速率)同步动态随机存储器(DDR-SDRRAM)的频率的1/10左右，并使用微凸点和硅中介层(silicon interposer)减轻了I/O阵列端子所附带的负载，因此能够大幅削减功耗。
另一方面，众所周知，在采用借助凸点来连接普通半导体芯片(半导体集成电路芯片)和基板(布线芯片)的倒装芯片安装的情况下，连接后的热变形和冲击会对凸点带来应力。因此，为了缓解该凸点处的应力集中并提高半导体芯片与基板之间的密合性，通常采用这样的方法，即：在半导体芯片与基板之间填充例如环氧系的底部填充树脂。
因此，在存储装置芯片20与ASIC 30等半导体芯片的焊盘形成面(各芯片之间的间隙)，填充有底部填充树脂。在填充该底部填充树脂时，根据半导体芯片的形状和配置位置关系，有时底部填充树脂很难流入到位于最接近半导体芯片的最外周的位置处的焊盘之间(在形成凸点的情况下为凸点之间)，从而形成了未填充底部填充树脂的空隙(空洞)。在存在这种底部填充树脂的空隙的情况下，有时在安装时的回流等热处理中相邻焊盘(或凸点)之间造成短路。
此外，在从晶片切割成独立芯片的切片工序以及安装工序中，半导体芯片的最外周的凸点容易受到机械冲击的影响，因此还存在这样的问题，即：发生一部分凸点残缺等情况，形成凸点的成品率较低，从而对SIP芯片整体的成品率的影响较大。
因此，在本实施方式中，沿着ASIC 30的主面边缘部配设有电源用焊盘32，即，将最接近芯片主面最外周(边缘部)位置处的焊盘全部作为电源用焊盘32。与用于传递信号的连接焊盘不同，电源用焊盘32是以电源供给和接地为目的的，因此即使将相邻焊盘(或凸点)之间短路也不会对芯片性能造成影响。因此，即使在该焊盘之间未填充底部填充树脂，也能够可靠地防止芯片之间的连接不良。此外，也不会导致形成凸点的成品率下降，因而SIP芯片整体也能够实现较高的成品率。
(第2实施方式)
图6是表示第2实施方式的半导体装置的概略剖视图。图7A是表示第2实施方式的布线芯片的第1主面的俯视图。图7B是表示第2实施方式的布线芯片的第2主面的俯视图。图8是表示第2实施方式的存储装置芯片的俯视图。图9是表示第2实施方式的ASIC的俯视图。
在本实施方式的半导体装置101中，以该半导体装置101的存储装置芯片20与半导体封装基板60抵接的方式，将层叠芯片50配置在半导体封装基板60上，并且，经由接合线42，设置在半导体封装基板60上的用于从外部进行电源连接/接地的焊盘61与布线芯片10的外部连接用焊盘12B电连接。
如图7A和图7B所示，布线芯片10借助形成在未图示的布线层上的金属布线(例如铝线、铜线等)，将贯穿电极14的一端与用于安装存储装置芯片20的连接焊盘11A电连接，此外，将贯穿电极14的另一端与用于安装ASIC 30的连接焊盘11B电连接，分别在布线芯片10的第1主面10A和第2主面10B上形成为格子状的组。
如图7B所示，在布线芯片10的第2主面10B上，以包围用于安装ASIC 30的连接焊盘11B的周围的方式，配设有一列与ASIC 30的电源用焊盘32电连接的电源用焊盘12A。而且，以包围电源用焊盘12A的周围的方式，沿着布线芯片10的第2主面10B的边缘部还配设有两列外部连接用焊盘12B。电源用焊盘12A与外部连接用焊盘12B借助设置在布线芯片10的第2主面10B上的未图示的布线层中的金属布线(例如铝线、铜线等)而电连接。
如图6和图8所示，连接焊盘21在存储装置芯片20的主面的中央部上排列成格子状。连接焊盘21配置成与布线芯片10的连接焊盘11A(焊盘开口部)相面对。
如图8所示，存储装置芯片20的连接焊盘21与布线芯片10的连接焊盘11A同样地排列成格子状从而形成为组。而且在其正下方(芯片厚度方向的正下方)配设有与连接焊盘21电连接的、包含输入输出电路在内的单元区域25。
存储装置芯片20以倒装芯片的方式安装在布线芯片10的第1主面10A上，配置成为其焊盘(焊盘开口部)分别与布线芯片10的焊盘相面对，焊盘之间通过凸点40进行物理连接以及电连接。
如图6和图9所示，连接焊盘31在ASIC 30的主面的中央部上排列成格子状。此外，在ASIC 30上，以将连接焊盘31包围的方式，沿着主面的边缘部配设有一列电源用焊盘32。连接焊盘31配置成与布线芯片10的连接焊盘11B相面对。而且，电源用焊盘32配置成与布线芯片10的电源用焊盘12A相面对。另外，电源用焊盘32是用于对ASIC 30和存储装置芯片20进行电源连接/接地的连接焊盘。
如图9所示，ASIC 30的连接焊盘31与布线芯片10的连接焊盘11B同样地排列成格子状从而形成为组。而且在其正下方(芯片厚度方向的正下方)配设有与连接焊盘31电连接的、包含输入输出电路的单元区域35。
ASIC 30以倒装芯片的方式安装在布线芯片10的第2主面10B上，配置成为其焊盘(焊盘开口部)与布线芯片10的焊盘彼此面对，焊盘之间通过凸点40进行物理连接以及电连接。
除此以外的结构与第1实施方式相同，因此省略说明。
在以上说明的本实施方式中，在存储装置芯片20和ASIC 30的每个用于实现与外部(芯片彼此)连接的连接焊盘21、31上，分别配设有输入输出电路(输入电路27、37、输出电路26、36)，并且这些输入输出电路排列成阵列状(在本实施方式中为格子状)。即，包含该输入输出电路的单元区域25、35排列成阵列状，从而构成I/O阵列(输入输出区域24、34)。因此，能够在芯片上实现多比特的I/O阵列(由排列成阵列状的单元区域构成的输入输出区域24、34)，形成例如具有256～4096比特的比特范围的存储装置芯片20和ASIC 30。因此，不需要提高频率，从而可在不产生噪声及连接布线的串扰等的情况下，极大地改善总线之间的传输速率。
而且，分别具有I/O阵列(输入输出区域24、34)的存储装置芯片20和ASIC 30，以彼此的I/O阵列(输入输出区域24、34)相面对、且借助贯穿电极14电连接的方式，分别安装在布线芯片10的第1主面10A和第2主面10B上。因此，使存储装置芯片20和ASIC 30的I/O阵列(输入输出区域24、34)彼此之间的距离达到最短，并且作为布线的贯穿电极14的长度(布线芯片10的厚度方向的长度)实质上也与该距离相等，实现了最短连接，从而能够进一步改善了总线之间的传输速率。
即，在本实施方式中，形成了芯片彼此之间的传输速率较高的半导体装置。此外，由于将半导体装置的频率削减至例如相同性能的DDR(双倍数据速率)同步动态随机存储器(DDR-SDRRAM)的频率的1/10左右，并使用微凸点和硅中介层(silicon interposer)减轻了I/O阵列端子所附带的负载，因此能够大幅削减功耗。
另外，在任何实施方式中，都能够集成多个半导体芯片，因此适合于安装在移动电话/PDA/静态照相机/数字摄像机/手表式移动设备等志在实现小容积和低功耗的系统中。而且，由于可以构成高速的内部总线，因此有利于实现涉及图形芯片的部件以及个人计算机等系统的小型化和高性能化。

Claims (2)

1.一种半导体装置，具有：
布线芯片，其具有贯穿芯片厚度方向的多个贯穿电极；
第1半导体芯片，其具有在该第1半导体芯片的主面上排列成阵列状的第1连接焊盘组，并且该第1半导体芯片还具有第1输入输出区域，在该第1输入输出区域中，针对该第1连接焊盘组中的每个焊盘，在相应焊盘的正下方配设有与该焊盘电连接的第1输入输出电路，并且所述第1输入输出电路与相应焊盘一起排列成阵列状；以及
第2半导体芯片，其具有在该第2半导体芯片的主面上排列成阵列状的第2连接焊盘组，并且该第2半导体芯片还具有第2输入输出区域，在该第2输入输出区域中，针对该第2连接焊盘组中的每个焊盘，在相应焊盘的正下方配设有与该焊盘电连接的第2输入输出电路，并且所述第2输入输出电路与相应焊盘一起排列成阵列状，
第1半导体芯片和第2半导体芯片分别安装在所述布线芯片的第1主面和第2主面上，使得所述第1输入输出区域与所述第2输入输出区域隔着所述布线芯片对置，并且所述第1连接焊盘组的各焊盘与所述第2连接焊盘组的各焊盘分别借助所述多个贯穿电极中的各个贯穿电极而电连接。
2.根据权利要求1所述的半导体装置，其中，
所述第1半导体芯片是具有存储单元的存储装置芯片，所述存储单元每次按规定比特并行进行信号的输入输出，
第2半导体芯片是专用逻辑电路芯片，该专用逻辑电路芯片每次按规定比特并行进行与存储装置芯片之间的信号的输入输出。
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