CN101616108B

CN101616108B - 基带数据的传输方法和装置

Info

Publication number: CN101616108B
Application number: CN2009100899011A
Authority: CN
Inventors: 程浩
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2009-07-27
Filing date: 2009-07-27
Publication date: 2012-08-22
Anticipated expiration: 2029-07-27
Also published as: CN101616108A

Abstract

本发明涉及一种基带数据的传输方法和装置。该传输装置包括：解帧模块用于将接收的基带数据流进行解帧处理得到多个A×C数据，以预设码片周期依次发送；主控模块用于发送当前节点需传输的A×C数据的寻址信息，包括A×C数据的读地址和写地址；路由交换模块用于获取寻址信息；在当前节点为首节点时将A×C数据缓存到自身乒乓RAM中；或者在当前节点为末节点时，在上级乒乓RAM与读地址相应的地址获取A×C数据，将获取的A×C数据缓存到自身乒乓RAM与写地址相应的地址；组帧模块用于将末节点的乒乓RAM缓存的A×C数据进行组帧处理后得到基带数据流。本发明明显减少了基带数据传输所需的硬件资源开销。

Description

基带数据的传输方法和装置

技术领域

本发明涉及无线通信技术，特别是涉及一种基带数据的传输方法和装置。

背景技术

基带数据为采样处理之后的数字信号。现有技术中，基带数据通常是基于现场可编程门阵列(Field Programmable Gate Array，简称FPGA)，以周期帧的方式进行组帧和解帧，从而实现数据传输。各通信系统对码片周期和帧格式有各自的规定，例如：某WCDMA系统规定码片周期为每秒发送3.84M个码片)，每帧发送的上行基带信号为6bit，每帧发送的下行基带信号为14bit等。因此，在某一无线通信系统中，基带数据传输具有固定码片周期和固定帧格式的特性。

现有技术使用寄存器映射的方式完成需传输的基带数据的组帧和解帧。例如：假设在一个码片周期中有1024bit基带数据需要传输。该情形下，需布设分别支持1024位的2个寄存器组，当前节点通过2张寄存器表对2个寄存器组中各寄存器的各位进行读写控制，从而实现每帧基带数据的传输。每张寄存器表存储有寄存器组中寄存器各位与1024bit基带数据的存取位置的映射关系。在码片周期的起始时刻，当前节点按照帧格式将接收的基带数据依次写入第一寄存器表格，并根据映射关系将基带数据分别写入第一寄存器组的相应位中；在当前码片周期的结束时刻，第一寄存器表格完成数据的写入，第一寄存器组的数据写入完成。在下一码片周期的起始时刻，当前节点按照帧格式将接收的基带数据依次写入第二寄存器表格，并根据上述映射关系将基带数据分别写入第二寄存器组的相应位中，同时按照第一寄存器表格依次读取第一寄存器组各位中已写入的基带数据发送给下游节点。以此类推，当前节点以码片周期为时间间隔对第一寄存器或第二寄存器的读和写进行交替控制，以实现基带数据的流水式传输。

但是，现有技术使用寄存器映射的方式完成需传输基带数据的组帧和解帧，需耗费较大的寄存器资源。

发明内容

本发明实施例提供一种基带数据的传输方法和装置，用以降低基带数据传输的硬件资源消耗，从而降低实现基带数据传输所需的成本。

本发明实施例提供了一种基带数据的传输装置，包括：

解帧模块，用于将接收的基带数据流进行解帧处理，得到多个具有预设数据长度的天线载波数据，以预设码片周期依次发送所述天线载波数据；

主控模块，用于发送当前节点需传输的天线载波数据的寻址信息，所述寻址信息包括所述当前需传输的天线载波数据的读地址和写地址；

路由交换模块，用于获取所述寻址信息；在当前节点为用于传输所述基带数据流的拓扑路径的首节点时，将所述天线载波数据缓存到所述首节点的乒乓随机存储器中；或者，在当前节点为所述拓扑路径的中间节点或末节点时，在所述当前节点的上级乒乓随机存储器中相应于所述读地址的地址位置获取天线载波数据，将获取的天线载波数据缓存到所述当前节点的乒乓随机存储器中相应于所述写地址的地址位置；

组帧模块，用于将所述拓扑路径的末节点的乒乓随机存储器缓存的天线载波数据进行组帧处理后，得到所述基带数据流。

本发明实施例还提供了一种基带数据的传输方法，包括：

将接收的基带数据流进行解帧处理，得到多个具有预设数据长度的天线载波数据，以预设码片周期依次发送所述天线载波数据；

获取当前节点需传输的天线载波数据的寻址信息，所述寻址信息包括所述当前需传输的天线载波数据的读地址和写地址；

在当前节点为用于传输所述基带数据流的拓扑路径的首节点时，将所述天线载波数据缓存到所述首节点的乒乓随机存储器中；或者，在当前节点为所述拓扑路径的中间节点或末节点时，在所述当前节点的上级乒乓随机存储器中相应于所述读地址的地址位置获取天线载波数据，将获取的天线载波数据缓存到所述当前节点的乒乓随机存储器中相应于所述写地址的地址位置；

将所述拓扑路径的末节点的乒乓随机存储器缓存的天线载波数据进行组帧处理后，得到所述基带数据流。

本发明实施例提供的基带数据的传输方法和装置中，在基带数据传输拓扑路径的节点上设置价格相对于寄存器便宜的随机存储器，可实现基带数据的乒乓缓存和路由交换，因而明显减少了基带数据传输所需的硬件资源开销，降低了实现基带数据传输所需的成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1a为本发明实施例提供的基带数据的传输装置结构示意图；

图1b为本发明实施例提供的基带数据的传输方法流程示意图；

图2a为本发明提供的基带数据的传输方法应用场景一拓扑结构示意图；

图2b为本发明第一实施例提供的基带数据的传输方法流程示意图；

图3为本发明基带数据的传输节点的逻辑结构示意图；

图4为本发明实施例以乒乓方式存取A×C数据的原理示意图；

图5为本发明提供的基带数据的传输方法应用场景二拓扑结构示意图；

图6为本发明基带数据的传输的公共节点的逻辑结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为便于清楚描述本发明技术方案，首先对本发明下面各详述实施例中使用的相关术语进行说明：“天线×载波(Antenna×Carrier，简称A×C)”是数据传输的最小单元，本发明实施例中，“天线载波数据”即为以A×C为单元量化的数据，也可称为A×C数据。用于传输基带数据的拓扑路径流经的第一个节点为称为首节点，流经的最后一个节点称为末节点，在首节点和某节点之间的节点称为中间节点。如果当前节点是中间节点，则当前节点同时存在相邻的上游节点和相邻的下游节点，上游节点和下游节点是根据拓扑路径流经各节点的先后顺序确定，如无特别说明，上游节点即为当前节点的相邻的上游节点，下游节点即为当前节点的相邻的下游节点。当两条或两条以上的拓扑路径流经某一相同的节点，该节点成为这些拓扑路径的公共节点。本发明实施例将以兵乓方式存取A×C数据的随机存储器称为乒乓RAM(Random Access Memory，简称RAM)。每个节点均中设置有乒乓RAM。将当前节点的上游节点中设置的乒乓RAM称为上级乒乓RAM；将当前节点的下游节点中设置的乒乓RAM称为下级乒乓RAM。

图1a为本发明实施例提供的基带数据的传输装置结构示意图。如图1a所示，本实施例基带数据的传输装置包括：解帧模块、主控模块、路由交换模块和组帧模块。

解帧模块用于将接收的基带数据流进行解帧处理，得到多个具有预设大小的A×C数据，以预设码片周期依次发送上述A×C数据。

主控模块用于发送当前节点需传输的A×C数据的寻址信息，上述寻址信息包括上述当前需传输的A×C数据的读地址和写地址。

路由交换模块用于获取上述寻址信息；在当前节点为用于传输上述基带数据流的拓扑路径的首节点时，将上述当前需传输的A×C数据缓存到上述首节点的乒乓随机存储器中；或者，在当前节点为上述拓扑路径的中间节点或末节点时，在当前节点的上级乒乓随机存储器与上述读地址相应的地址获取A×C数据，将获取的A×C数据缓存到当前节点的乒乓随机存储器与上述写地址相应的地址。该路由交换模块可包括多个节点，每个节点可包括写入逻辑电路、乒乓随机存储器和读出逻辑电路。

组帧模块用于将上述末节点的乒乓随机存储器缓存的A×C数据进行组帧处理后，得到上述基带数据流。

在上述技术方案的基础上，路由交换模块可进一步包括至少两个通信连接的节点；每个节点包括：写入逻辑电路、乒乓随机存储器和读出逻辑电路，每个乒乓随机存储器包括第一数据缓冲区和第二数据缓冲区。其中，写入逻辑电路用于可以在奇数码片周期将接收的A×C数据写入到第一数据缓冲区，在偶数码片周期将接收的A×C数据写入到第二数据缓冲区；读出逻辑电路用于在偶数码片周期读出第一数据缓冲区已写入的A×C数据，在奇数码片周期读出第二数据缓冲区已写入的A×C数据。

为便于进行某一数据缓冲区的A×C数据存取控制，主控模块还可用于输出时钟信息；写入逻辑电路还可用于根据时钟信息，在任一码片周期内在第一数据缓冲区中，逐行写入相应的A×C数据；读出逻辑电路还可用于根据上述时钟信息，在该码片周期内在第二数据缓冲区或第一数据缓冲区中，逐行读出相应的A×C数据。

在上述技术方案的基础上，解帧模块还可用于接收至少两条拓扑路径对应的基带数据流；相应的，主控模块还可用于发送当前节点需传输的A×C数据的路径选择信息，上述路径选择信息包括当前节点需要传输的A×C数据相应的拓扑路径信息。在上述节点为上述至少两条拓扑路径的公共节点时，该公共节点还包括：路径选通单元，用于获取上述路径选择信息，根据上述路径选择信息建立上述公共节点的乒乓随机存储器与公共节点的上级和/或下级乒乓随机存储器之间的A×C数据传输通道。

图1b为本发明实施例提供的基带数据的传输方法流程示意图。本实施例的执行主体可为基带单元(Base-band Unit，简称基带单元)中的基带数据的传输装置。如图1b所示，本实施例基带数据的传输方法包括：

步骤11、将接收的基带数据流进行解帧处理，得到多个具有预设大小的A×C数据，以预设码片周期依次发送上述A×C数据。

步骤12、获取当前节点需传输的A×C数据的寻址信息，上述寻址信息包括上述当前需传输的A×C数据的读地址和写地址。

步骤13、在当前节点为用于传输上述基带数据流的拓扑路径的首节点时，将上述当前需传输的A×C数据缓存到上述首节点的乒乓随机存储器中；或者，在当前节点为上述拓扑路径的中间节点或末节点时，在上级乒乓随机存储器与上述读地址相应的地址获取A×C数据，将获取的A×C数据缓存到当前节点的乒乓随机存储器与上述写地址相应的地址；

步骤14、将上述末节点的乒乓随机存储器缓存的A×C数据进行组帧处理后，得到上述基带数据流。

发明人在实现本发明实施例过程中发现，现有技术使用寄存器映射的方式完成需传输基带数据的组帧和解帧，需耗费较大的寄存器资源，例如：以一个支持16路串行/解串(SerDes)转发功能的FPGA芯片为例，假设每帧容纳1024bit基带数据，则该FPGA芯片仅实现用于组帧和解帧就需要使用2x2x1024x16＝65536个寄存器，该式中，第一个“2”表示组帧和解帧两种处理方式，第二个“2”表示每种处理方式需要2张寄存器表及其各自对应的寄存器组，“1024”表示每帧可传输1024bit基带数据，“16”表示同时支持16路基带数据的传输。这种资源开销对于现阶段的FPGA来说，成本非常高昂。而本发明实施例提供的基带数据的传输装置或基带数据的传输方法，在基带数据传输拓扑路径的节点上设置随机存储器，可实现基带数据的乒乓缓存和路由交换，因而明显减少了基带数据传输所需的硬件资源开销；进一步的，随机存储器的价格相对于寄存器更便宜，因而可以降低基带数据传输所需的成本。

下面结合具体应用场景详细说明在图1a对应的装置中，实现图1b所示的基带数据传输的技术方案。

图2a为本发明提供的基带数据的传输方法应用场景一拓扑结构示意图。图2a相应于图1a所示的基带数据的传输装置中，路由交换模块包括两个节点(即节点A和B)的情形。图2b为本发明第一实施例提供的基带数据的传输方法流程示意图。

本实施例基带数据的传输方法可在某一基带数据的传输装置，如现场可编程门阵列(FPGA)芯片内部实现，其应用场景例如：射频单元(Remote RadioUnit，简称RRU)通过通用公共射频接口(Common Public Radio Interface，简称CPRI)向FPGA芯片输入的基带数据流，并基于本实施例提供的基带数据的传输方法，将该基带数据流传输到与FPGA芯片外部通信连接的数字信号处理器(Digital Signal Processing，简称DSP)。

如图2a和图2b所示，本实施例基带数据传输方法包括：

步骤21、解帧模块接收外部基带数据流。

步骤22、解帧模块将接收到基带数据流以第一预设规则组成长度相等的A×C数据，并以预设的固定码片周期发送组成的A×C数据。

步骤23、传输数据的拓扑路径(即节点A→节点B)的首节点，即节点A，接收组帧模块发送的A×C数据，将接收的A×C数据以乒乓方式缓存在节点A的乒乓RAM上。

步骤24、传输数据的拓扑路径的末节点，即节点B，接收主控模块发送的寻址信息，该寻址信息包括节点B的上级乒乓RAM(即：节点A中设置的乒乓RAM)的读地址和节点B的乒乓RAM的写地址，节点B从节点B的上级乒乓RAM与该读地址相应的地址读取需传输的A×C数据，并将该A×C数据写入节点B的乒乓RAM与写地址相应的地址。

步骤25、节点B将节点B的乒乓RAM上缓存的A×C数据发送给组帧模块。

步骤26、组帧模块接收节点B输出的A×C数据，将各A×C数据以第二预设规则恢复成数据流格式，恢复的数据流发送到传输装置的外部的DSP，以供DSP根据接收的数据流进行相应处理。本步骤的第二预设规则与步骤22的第一预设规则互逆，即解帧模块执行的操作与组帧模块执行的操作逻辑上相反。

图3为本发明基带数据的传输节点的逻辑结构示意图，即图2a中节点A或节点B的逻辑结构图。图4为本发明实施例以乒乓方式存取A×C数据的原理示意图。

如图3和图4所示，每个节点内部包括写入逻辑电路、乒乓RAM和读出逻辑电路，每个乒乓RAM分为两个数据缓冲区，即第一数据缓冲区和第二数据缓冲区。写入逻辑电路和读出逻辑电路按码片周期相互配合切换。

节点A或节点B内部的乒乓缓存过程可包括：在第1个码片周期(Chip₀)，当前节点的写入逻辑电路将接收的A×C数据缓存到当前节点的乒乓RAM的第一数据缓冲区上；在第二码片周期(Chip₁)，通过写入逻辑电路的切换，将接收的A×C数据缓存到当前节点的乒乓RAM的第二数据缓冲区上；同时，当前节点的读出逻辑电路将第一数据缓冲区在第1个码片周期(Chip₀)缓存的数据输出到节点A的外部。在第3个码片周期(Chip₂)，写入逻辑电路将接收的A×C数据缓存到第一数据缓冲区上；同时，通过读出逻辑电路的切换，将第二数据缓冲区在第2个码片周期(Chip₁)缓存的A×C数据输出到该节点的外部。在第4码片周期(Chip₃)，通过写入逻辑电路的切换，将接收的A×C数据缓存到第二数据缓冲区上；同时，通过读出逻辑电路的切换，将第一数据缓冲区在第3个码片周期(Chip₂)缓存的A×C数据输出到该节点的外部。以此类推，循环存取。如果将当前节点作为一个整体来看，输入A×C数据和输出A×C数据都是不间断的连续传输。

下面结合图3从节点B一侧，说明节点A和节点B之间的乒乓缓存过程。假设一个码片周期内可传输32个A×C数据，某一节点上设置的RAM的第一数据缓冲区划分为32个行排列的存储单元，每个存储单元有各自的寻址地址。写入逻辑电路依次将接收的32个A×C数据逐行写入第一数据缓冲区的32个地址对应的存储单元中。写入逻辑电路可通过时钟节拍进行A×C数据的写入换行控制，读取逻辑电路也可通过时钟节拍进行A×C数据的读取换行控制。例如：在第一节拍，将接收到的第1个A×C数据写入第一数据缓冲区的第1行；在第二节拍，将接收到的第2个A×C数据写入第一数据缓冲区的第2行；以此类推，直至完成所需的A×C数据的写入。读取逻辑电路也根据时钟节拍逐行读取第二数据缓冲区上缓存的A×C数据。时钟节拍信息可通过主控模块获取。

为便于说明，采用(AC_n，Chip_m)表示在m个码片周期Chip_m第n个A×C数据AC_n；将32个A×C数据根据接收的先后顺序进行顺序编号，表示为：AC₀、AC₁、AC₂......AC₃₀、AC₃₁；将第一数据缓冲区上的32个存储单元的地址也进行顺序编号，表示为：地址0、地址1、地址2......地址30和地址31。

举例说明：节点B获取主控模块发送的寻址信息，该寻址信息包括：节点B的上级乒乓RAM的读地址和节点B的乒乓RAM的写地址；假设读地址为：节点A中设置的乒乓RAM的第二数据缓冲区的地址0，写地址为：节点B中设置的乒乓RAM的第一数据缓冲区的地址0。节点B在上级乒乓RAM与该读地址相应的地址，即节点A中设置的乒乓RAM的第二数据缓冲区的地址0对应的存储单元缓存的数据(AC₀，Chip₂)，其中(AC₀，Chip₂)表示该A×C数据为第2个码片周期Chip₂内接收的第1个A×C数据AC₀。节点B将读取的数据(AC₀，Chip₂)写入节点B的乒乓RAM与该写地址相应的地址，即节点B中设置的乒乓RAM的第一数据缓冲区的地址0对应的存储单元。以此类推，节点A中设置的乒乓RAM的第二数据缓冲区的其他地址对应的存储单元缓存的数据(AC₁，Chip₂)......(AC₃₁，Chip₂)，也采用上述相同的方法传输到节点 B的乒乓RAM的第一数据缓冲区中。

如果节点A有32路A×C数据输出，节点B有12路A×C数据输出，该应用场景下，节点B需要在节点A输出的32路A×C数据中选出12路A×C数据作为本节点的输入，即“32路选12路”。如果采用设置多路选择器的方案实现“32路选12路”A×C数据的地址交换，则节点B上至少需要12个“32路选1路”的多路选择器，因而需消耗的硬件资源较大。本实施例通过读写地址的寻址控制，既可在不需要设置多路选择器的情形下，完成A×C数据的地址变换。例如：节点B根据读地址读取自身所需传输的12路A×C数据，将这12路A×C数据根据写地址写入到节点B的乒乓RAM的相应地址；或者，节点B可根据读地址读取节点A输出的32路A×C数据，而根据写地址将自身所需的12路写地址写入到节点B的乒乓RAM的相应地址；对于其它20路A×C数据可丢弃，并采用其他无效数据替代这20路A×C数据填充在节点B的乒乓RAM的相应地址。

可见，本实施例通过乒乓RAM的寻址，可实现节点A和节点B之间基带A×C数据传输的地址交换，因此在节点A和节点B之间不需要设置多路选择器(MUX)，有利于进一步降低实现基带数据传输所需的成本。

通过上述分析可知，本实施例在基带数据传输拓扑路径的节点上设置乒乓RAM，通过乒乓RAM的寻址，可实现节点A和节点B之间基带A×C数据传输的地址交换，因此在节点A和节点B之间不需要设置多路选择器(MUX)，并且由于本实施例在基带数据传输的解帧和组帧过程中，采用RAM替换现有方案的寄存器以实现基带数据的缓存和路由切换，因此，本实施例明显减少了基带数据传输所需的硬件资源开销，RAM的价格相对于寄存器便宜，因此，本实施例降低了实现基带数据传输所需的成本。

图5为本发明提供的基带数据的传输方法应用场景二拓扑结构示意图，图5相应于图1a所示的基带数据的传输装置中，路由交换模块包括四个节点(即节点C、D、E和F)的情形。图5所示的应用场景对应两条拓扑路径部径部分合路的情形，第一拓扑路径为：节点C→节点D→节点F，第二拓扑路径为：节点E→节点F。节点C为第一拓扑路径的首节点，节点D为第一拓扑路径的中间节点，节点E为第二拓扑路径的首节点，节点F为第一拓扑路径和第二拓扑路径的公共节点，是第一拓扑路径和第二拓扑路径的末节点。公共节点F需要根据主控模块发送的路径选择信息，进行路由切换。

图5中节点C、节点D和节点E的逻辑结构图及工作机理可参见图3和图4对应实施例的记载，不再赘述。图6为本发明基带数据的传输的公共节点的逻辑结构示意图，即图5中节点F的逻辑结构图。如图6所示，公共节点F上还设置有路径选通单元，用于选择公共节点F的乒乓RAM与上级乒乓RAM的数据传输通路。路径选通单元在硬件实现上可为多路选择器。由于图5所示的应用场景中，路径选通单元需要在公共节点F的两个上级RAM中选择一个上级RAM使之与公共节点F的RAM建立数据传输通路，因此该路径选通单元可具体为一个2路选择器。

下面从公共节点F侧说明本实施例路由切换的实现机理：

公共节点F的路径选通单元获取主控模块发送的路径选择信息，该路径选择信息包括：当前需要传输的A×C数据相应的路径信息。如果路径选择信息表示当前需要传输第一拓扑路径的数据时，公共节点F的路径选通单元建立公共节点F的写入逻辑电路与节点D的读出逻辑电路的通信连接，此时相当于建立了公共节点F的乒乓RAM与节点D的乒乓RAM之间的数据存取通道。如果路径选择信息表示当前需要传输第二拓扑路径的数据时，公共节点F的路径选通单元建立节点E的写入逻辑电路与节点D的读出逻辑电路的通信连接，此时相当于建立了公共节点F的乒乓RAM与节点E的乒乓RAM之间的A×C数据存取通道。在完成路径选择之后，公共节点F与其它节点配合实现基带数据传输的实现方法，与本发明第一实施例相似，不再赘述。

发明人在实现本发明实施例过程发现，当基带数据的传输过程中，如果存在两条拓扑路径部分合路的情形，即存在公共节点，现有技术是通过在公共节点上设置MUX作为基带数据的路由交换中心。例如：假设某一公共节点需要从128路A×C数据中选择出32路A×C数据进行后续的传输，则对于每一路单元数据的下级传输点，需要设置32个“128路选1路”的MUX。可见，现有技术在整个FPGA芯片中所需使用的MUX规模较大，非常占用硬件资源，实现基带数据传输所需的成本很高。而本实施例仅在两条拓扑路径的公共节点中设置路径选通单元(如设置多路选择器)，而在其他节点处不需要设置，并且多路选择器的规模较小(如实现2选1功能)，因此，明显减少了基带数据传输所需的硬件资源开销，从而有利于进一步降低实现基带数据传输所需的成本。

本发明使用了容器的概念来装载A×C数据的传输，容器在物理格式上可以实现为RAM，即每个RAM可装载多路A×C数据，并将这多路A×C数据以乒乓方式进行存取。相对于现有技术而言，本发明实施例将现有的以选择器为主要模式的路由交换架构改变为以读写地址寻址为主要模式的交换架构，将现有的以A×C数据为粒度的选择通路改变为以RAM容器(多路A×C数据)为粒度的选择通路。本发明实施例抛弃了并发的A×C数据传输格式，改为在码片周期内一个RAM容器内各个A×C数据先后穿行的方式传输，由于一个RAM容器内各路A×C数据先后穿行的特性，与组成的数据帧的时序要求是相似的，因此，即便本实施例需要使用寄存器进行帧格式的暂存和匹配，相对于以A×C数据为粒度进行传输的现有技术，本实施例所需的寄存器数量显著减少；此外，本实施例需要在多条拓扑路径经过的公共节点上设置多路选择器，但多路选择器是用于选通不同节点上RAM的通信连接，相对于在多路单元数据中进行多选1的现有技术而言，本实施例所需使用的多路选择器的规模明显缩小。总之，本发明实施例不需要对组帧和解帧设置寄存器表格，解帧逻辑以RAM作为容器依次写入输入端口输入的A×C数据，组帧逻辑从最后一级路径RAM中依次取出A×C数据发送到输出端口上。因而本实施例可以大量的减少整个组帧解帧以及交换路由的硬件资源开销，从而降低实现成本。

本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。

本领域普通技术人员可以理解：实施例中的装置中的模块可以按照实施例描述分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。

Claims

1.一种基带数据的传输装置，其特征在于，包括：

2.根据权利要求1所述的基带数据的传输装置，其特征在于，所述路由交换模块包括至少两个通信连接的节点；每个所述节点包括：写入逻辑电路、乒乓随机存储器和读出逻辑电路，所述乒乓随机存储器包括第一数据缓冲区和第二数据缓冲区；

所述写入逻辑电路用于在奇数码片周期将接收的天线载波数据写入到所述第一数据缓冲区，在偶数码片周期将接收的天线载波数据写入到所述第二数据缓冲区；

所述读出逻辑电路用于在偶数码片周期读出所述第一数据缓冲区已写入的天线载波数据，在奇数码片周期读出所述第二数据缓冲区已写入的天线载波数据。

3.根据权利要求1所述的基带数据的传输装置，其特征在于，所述路由交换模块包括至少两个通信连接的节点；每个所述节点包括：写入逻辑电路、乒乓随机存储器和读出逻辑电路，所述乒乓随机存储器包括第一数据缓冲区和第二数据缓冲区；

所述主控模块还用于输出时钟信息；

所述写入逻辑电路用于根据所述时钟信息，在任一码片周期内在所述第一数据缓冲区逐行写入所述天线载波数据，所述读出逻辑电路用于根据所述时钟信息，在所述任一码片周期内在所述第二数据缓冲区中，逐行读出所述天线载波数据。

4.根据权利要求1～3所述的任一基带数据的传输装置，其特征在于，

所述解帧模块还用于接收至少两条拓扑路径对应的基带数据流；

所述主控模块还用于发送当前节点需传输的天线载波数据的路径选择信息，所述路径选择信息包括当前节点需传输的天线载波数据相应的拓扑路径信息。

5.根据权利要求4所述的基带数据的传输装置，其特征在于，在所述节点为至少两条拓扑路径经过的公共节点时，所述公共节点还包括：

路径选通单元，用于获取所述路径选择信息，根据所述路径选择信息确定所述公共节点的乒乓随机存储器与所述公共节点的上级和/或下级乒乓随机存储器之间的天线载波数据传输通道。

6.一种基带数据的传输方法，其特征在于，包括：

7.根据权利要求6所述的基带数据的传输方法，其特征在于，所述乒乓随机存储器包括第一数据缓冲区和第二数据缓冲区；将所述天线载波数据缓存到所述乒乓随机存储器，包括：

在奇数码片周期将接收的天线载波数据写入到所述第一数据缓冲区，在偶数码片周期将接收的天线载波数据写入到所述第二数据缓冲区；

在偶数码片周期读出所述第一数据缓冲区已写入的天线载波数据，在奇数码片周期输出所述第二数据缓冲区已写入的天线载波数据。

8.根据权利要求6所述的基带数据的传输方法，其特征在于，所述乒乓随机存储器包括第一数据缓冲区和第二数据缓冲区；将所述天线载波数据缓存到所述乒乓随机存储器，包括：

获取时钟信息；

根据所述时钟信息，在任一码片周期内在所述第一数据缓冲区逐行写入所述天线载波数据，以及根据所述时钟信息，在所述任一码片周期内在所述第二数据缓冲区中，逐行读出所述天线载波数据。

9.根据权利要求6～8所述的任一基带数据的传输方法，其特征在于，将接收的基带数据流进行解帧处理之前，还包括：

接收至少两条拓扑路径对应的基带数据流。

10.根据权利要求9所述的基带数据的传输方法，其特征在于，在所述首节点、末节点或中间节点为至少两条拓扑路径的公共节点时，所述获取当前节点需传输的天线载波数据的寻址信息之前还包括：

获取当前节点需传输的天线载波数据的路径选择信息；

在所述至少两条拓扑路径中选择一条拓扑路径；

根据选取的拓扑路径确定所述当前节点的随机存储器与所述当前节点的上级随机存储器或下级随机存储器的天线载波数据传输通道。