CN101599765B - 模数转换装置与模数转换级 - Google Patents

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Abstract

一种模数转换装置与模数转换级。其中，ADC装置用于将模拟输入数据数字化，包含：第一ADC转换级，接收模拟输入数据，第一ADC转换级包含：第一预放大单元，放大模拟输入数据，输出第一放大数据；第一锁存单元与第二锁存单元，分别由第一锁存时钟信号与第二锁存时钟信号使能以锁存第一放大数据并分别产生第一锁存数据与第二锁存数据，在第一锁存单元与第二锁存单元分别被使能的时间点间，重置第一预放大单元；第一转换单元，接收模拟输入数据、第一锁存数据及第二锁存数据，据此产生第一模拟输出数据。藉此，本发明能减少回冲噪声的发生，以较小的区域进行运作、节省功率消耗。

Description

模数转换装置与模数转换级
技术领域
本发明涉及一种模数转换(Analog-to-Digital Conversion，ADC)装置以及模数转换级(stage)，更具体地，涉及一种时间交错的(time-interleaved)模数转换装置以及模数转换级。
背景技术
在数字应用发展的推动下，如蓝光光盘(blue-ray discs)等数字应用已经越来越受欢迎。传送到数字应用的信号必须经由数字信号处理过程数字化。因此，对于模拟应用与数字应用之间的通讯而言，需要用到模数转换装置以将输入信号数字化。因为数字信号比模拟信号更容易分析与处理，所以ADC装置对于集成电路更为重要。例如，蓝光光盘的部分响应最大似然(PartialResponse Maximum Likelihood，PRML)读取通道需要具有最小潜伏(minimallatency)的8位ADC装置。因此，高速ADC装置(如蓝光光盘驱动器)是提升电子装置速度的关键因素。
图1A显示的是传统的管线式(pipeline)ADC装置的示意图。参照图1A，管线式ADC装置1包含取样-保持(sample-and-hold)单元11，多个ADC转换级101～10N，以及错误校正单元12。取样-保持单元11对接收到的数据D10进行取样，以产生模拟输入数据VIN1。除了最后级10N以外，每一ADC转换级10i分别接收模拟输入数据VINi，并输出对应的模拟输出数据VOUTi以作为下一ADC转换级的模拟输入数据VINi+1，其中1≤i＜N。每一ADC转换级亦会产生数字数据DOUTi传送给错误校正单元12。参照图1B，图1B显示的是传统的管线式ADC装置中的ADC转换级的示意图。每一ADC转换级包含ADC单元100，数模转换(digital-to-analog conversion，DAC)单元101，减法器102以及放大器103。通常的，ADC单元100为快闪型(flash-type)单元。参照图2，图2显示的是传统的快闪型ADC单元的示意图。快闪型ADC单元100包含取样-保持单元20，预放大(pre-amp)单元21以及锁存(latch)单元22。然而，在取样-保持单元20中很容易发生回冲(kick-back)噪声。此外，若在时间交错结构中需要管线式ADC装置1，则每一ADC转换级需要两组取样-保持单元20、预放大单元21以及锁存单元22才能满足高速应用，而这会导致更大的区域与更高的功率消耗需求。
因此，需要提供一种摆脱上述缺点的具有时间交错结构的ADC装置。
发明内容
为了至少解决上述传统模数转换装置中容易发生回冲噪声，以及需要较大区域与较高功率消耗的问题，本发明提供一种模数转换装置以及模数转换级。
根据本发明之一实施例，提供一种模数转换装置。其中，所述模数转换装置用于将模拟输入数据数字化，所述模数转换装置包含：第一模数转换级，用于接收所述模拟输入数据，其中所述第一模数转换级包含：第一预放大单元，用于放大所述模拟输入数据以及输出第一放大数据；第一锁存单元，由第一锁存时钟信号使能以锁存所述第一放大数据并产生第一锁存数据；第二锁存单元，由第二锁存时钟信号使能以锁存所述第一放大数据并产生第二锁存数据，其中在所述第一锁存单元被使能的时间点与所述第二锁存单元被使能的时间点之间，重置所述第一预放大单元；以及第一转换单元，用于接收所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据，并且根据所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据产生第一模拟输出数据。
根据本发明之一实施例，提供一种模数转换装置。其中，所述模数转换装置用于将一模拟输入数据数字化，所述模数转换装置包含：第一模数转换级，用于接收所述模拟输入数据，其中所述第一模数转换级包含：预放大单元，用于放大所述模拟输入数据以及输出第一放大数据；第一锁存单元，在第一时间点被使能，用于锁存所述第一放大数据以产生第一锁存数据；第二锁存单元，在第二时间点被使能，用于锁存所述第一放大数据以产生第二锁存数据，其中在所述第一时间点与所述第二时间点之间，重置所述预放大单元；以及第一转换单元，用于接收所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据，并且根据所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据产生第一模拟输出数据。
根据本发明之一实施例，提供一种模数转换级。其中，所述模数转换级，包含：预放大单元，用于放大模拟输入数据以及输出放大数据；第一锁存单元，由第一锁存时钟信号使能，以锁存所述放大数据并产生第一锁存数据；以及第二锁存单元，由第二锁存时钟信号使能，以锁存所述放大数据并产生第二锁存数据；其中，在所述第一锁存单元被使能的时间点与所述第二锁存单元被使能的时间点之间，重置所述预放大单元。
藉此，本发明提供的模数转换装置与转换级能够减少回冲噪声的发生，并且以较小的区域进行运作、节省功率消耗。
附图说明
图1A显示的是传统的管线式ADC装置的示意图。
图1B显示的是传统的管线式ADC装置中的ADC转换级的示意图。
图2显示的是传统的快闪型ADC单元的示意图。
图3是根据本发明较佳实施例的ADC装置的示意图。
图4显示的是重置时钟信号、第一锁存时钟信号以及第二锁存时钟信号的示意图。
图5显示的是在每一ADC转换级中的转换单元的较佳实施例示意图。
图6显示的是每一ADC转换级中的转换单元的另一较佳实施例示意图。
图7显示的是ADC转换级的预放大单元的较佳实施例示意图。
图8A显示的是ADC转换级的预放大单元的较佳实施例示意图。
图8B显示的是图8A中比较器、重置单元、以及负载单元的详细电路示意图。
图9显示的是锁存单元的电路示意图。
具体实施方式
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举数较佳实施例，并配合附图，作详细说明如下：
提供一种模数转换装置。图3是根据本发明较佳实施例的ADC装置的示意图。其中，ADC装置3包含追踪-保持(track-and-hold)单元30，多个ADC转换级311-31N，错误校正单元32与33，多任务器34，其中N为正整数。追踪-保持单元30接收数据DIN并对已接收的数据DIN进行取样，以产生模拟输入数据ADIN1。多个ADC转换级311-31N当中的第一ADC转换级311接收模拟输入数据ADIN1，并输出模拟输出数据ADOUT1至下一ADC转换级以作为其模拟输入数据。参照图3，除了第一ADC转换级与最后的ADC转换级311与31N之外，每一ADC转换级都接收前一ADC转换级的模拟输出数据以作为各自的模拟输入数据，并且输出各自的模拟输出数据至下一ADC转换级。
接下来，将ADC转换级311作为例子详细进行说明，其它ADC转换级可与第一ADC转换级311具有相同的结构，执行相同的操作。如图3所示，ADC转换级311包含预放大单元310，锁存单元311与312，以及转换单元313。预放大单元310是由重置(reset)时钟信号CKR控制。预放大单元310放大模拟输入数据ADIN1并输出放大数据D310。锁存单元311由锁存时钟信号CKL1使能(enabled)，以对放大数据D310进行锁存，并产生锁存数据D311(亦可称为第一锁存资料)。锁存单元312由锁存时钟信号CKL2使能，以对放大数据D310进行锁存，并产生锁存数据D312(亦可称为第二锁存资料)。
参照图4，图4显示的是重置时钟信号CKR、第一锁存时钟信号CKL1以及第二锁存时钟信号CKL2的示意图。锁存时钟信号CKL1为低电平的时间段(period)与锁存时钟信号CKL2为低电平的时间段可以不重叠。换言之，锁存时钟信号CKL1与CKL2可非同时位于低电平。锁存单元311与312可分别由锁存时钟信号CKL1与CKL2的上升沿(rising edge)使能。因此，可分别在不同的时间点使能第一锁存单元311与第二锁存单元312。例如，锁存单元311由锁存时钟信号CKL1在时间点T1使能，以及锁存单元312由锁存时钟信号CKL2在晚于时间点T1的时间点T2使能。在本实施例中，预放大单元310由重置时钟信号CKR的下降沿(falling edge)重置。参照图4，在每一锁存单元311与312被使能之前，预放大单元310由重置时钟信号CKR的下降沿重置。例如，锁存单元312被锁存时钟信号CKL2在时间点T2使能之前，预放大单元310由重置时钟信号CKR在时间点T3(位于时间点T1与T2之间)重置。在一些实施例中，取决于不同的需求，锁存单元311与312可以被禁能(disabled)，并且预放大单元310可以在相同的时间点被重置。例如，可以在时间点T3禁能锁存单元312并且重置预放大单元310，而可以在时间点T4禁能锁存单元311并且重置预放大单元310。
如图3所示，ADC转换级311的转换单元313接收模拟输入数据ADIN1、锁存数据D311以及锁存数据D312，并根据模拟输入数据ADIN1、锁存数据D311以及锁存数据D312产生模拟输出数据ADOUT1。模拟输出数据ADOUT1作为下一ADC转换级的模拟输入数据。
此外，锁存单元311亦提供锁存数据D311至错误校正单元32，并且锁存单元312亦提供锁存数据D312至错误校正单元33。因此，错误校正单元32校正来自每一ADC转换级311～31N的锁存数据D311并输出数字输出数据DOUT32。错误校正单元33校正来自每一ADC转换级311～31N的锁存数据D312并输出数字输出数据DOUT33。多任务器34接收数字输出数据DOUT32与数字输出数据DOUT33，并选择性的输出数字输出数据DOUT32与DOUT33以作为数字数据DOUT。
在一些实施例中，错误校正单元32可首先将锁存数据D311从温度计码(thermometer code)转换为二进制码，并且以该二进制码校正锁存数据D311。相似的，错误校正单元33可首先将锁存数据D312从温度计码转换为二进制码，并且以该二进制码校正锁存数据D312。
在一些实施例中，ADC转换装置3包含追踪-保持单元30、单一ADC转换级311、错误校正单元32与33以及多任务器34。ADC转换级311的转换单元313提供模拟输出信号ADOUT1作为其模拟输入数据ADIN1。
根据图3，ADC转换装置3可为管线式类型并可由时间交错结构操作。实施每一ADC转换级，两个锁存单元共享一个预放大单元，并且可在两锁存单元被使能的两时间点之间重置预放大单元。因此，两锁存单元的每一个不受另一个影响。本发明同样适用于循环型(cyclic)ADC转换装置。ADC转换级的共享的预放大单元给循环型ADC转换装置带来更小的区域以及更低的功率消耗。
图5显示的是在每一ADC转换级中的转换单元313的实施例示意图。参照图5，转换单元313包含DAC转换器50与51，减法器52与53以及放大器54。DAC转换器50接收锁存数据D311并将锁存数据D311转换为模拟转换数据D50。减法器52将模拟输入数据ADIN1与模拟转换数据D50相减以产生已减(subtracted)数据D52。DAC转换器51接收锁存数据D312并将锁存数据D312转换为模拟转换数据D51。减法器53将模拟输入数据ADIN1与模拟转换数据D51相减以产生已减数据D53。放大器53交替的放大已减资料D52与已减资料D53，而放大的已减数据作为模拟输出数据ADOUT1。
图6显示的是每一ADC转换级中的转换单元313的另一实施例示意图。参照图6，转换单元313包含DAC转换器60与61，减法器62与63以及放大器64与65。DAC转换器60接收锁存数据D311并将锁存数据D311转换为模拟转换数据D60。减法器62将模拟输入数据ADIN1与模拟转换数据D60相减以产生已减数据D62。放大器64放大已减数据D62。DAC转换器61接收锁存数据D312并将锁存数据D312转换为模拟转换数据D61。减法器63将模拟输入数据ADIN1与模拟转换数据D61相减以产生已减数据D63。放大器65放大已减数据D63。在本实施例中，放大器64与65交替输出放大的已减数据D62与放大的已减数据D63以作为模拟输出数据ADOUT1。可使用切换器切换放大的已减数据D62与放大的已减数据D63以作为模拟输出数据ADOUT1。
在一些实施例中，模拟输入数据ADIN1包含单一模拟输入信号。图7显示的是ADC转换级的预放大单元310的实施例示意图，其中模拟输入数据ADIN1包含单一模拟输入信号。参照图7，预放大单元310包含比较器70、重置单元71以及负载(load)单元72。根据模拟输入信号SIN1与参考信号Sref之间的差异，比较器70接收模拟输入数据ADIN1的模拟输入信号SIN1以及参考信号Sref，并产生放大信号S700与S711，其中放大信号S700与S711作为放大资料D310。重置单元71耦接于比较器70。负载单元72耦接于比较器70与重置单元71。在此实施例中，在锁存单元311被使能的时间点与锁存单元312被使能的时间点之间，使能重置单元71以重置放大信号S700与S711的电平。
在一些实施例中，模拟输入数据ADIN1包含差分(differential)模拟输入信号。图8A显示的是ADC转换级的预放大单元310的实施例示意图，其中模拟输入数据ADIN1包含差分模拟输入信号SPIN与SNIN。参照图8A，预放大单元310包含比较器80与81、重置单元82以及负载单元83。比较器80接收模拟输入信号SPIN与参考信号SPref，并根据模拟输入信号SPIN与参考信号SPref，产生放大信号S80a与放大信号S80b。比较器81接收模拟输入信号SNIN与参考信号SNref，并根据模拟输入信号SNIN与参考信号SNref，产生放大信号S81a与放大信号S81b。根据放大信号S80a与S81b之间的差异，产生放大信号S800，以及根据放大信号S80b与S81a之间的差异，产生放大信号S801。放大信号S800与S801作为放大资料D310。重置单元82耦接于比较器80与81。负载单元83耦接于比较器80与81以及重置单元82。在此实施例中，在锁存单元311被使能的时间点与锁存单元312被使能的时间点之间，藉由重置时钟信号CKR使能重置单元82以重置放大信号S800与S801的电平。
图8B显示的是图8A中比较器80与81、重置单元82、以及负载单元83的详细电路示意图。比较器80包含N型金属氧化物半导体(N-type MetalOxide Semiconductor，NMOS)晶体管800与801，以及电流源802。比较器81包含NMOS晶体管810与811，以及电流源812。重置单元82包含P型金属氧化物半导体(P-type Metal Oxide Semiconductor，PMOS)PMOS晶体管820。负载单元83包含PMOS晶体管830～833。NMOS晶体管800具有接收模拟输入信号SPIN的栅极(gate)，耦接于节点N80以产生放大信号S80a的漏极(drain)，以及源极(source)。NMOS晶体管801具有接收参考信号SPref的栅极，耦接于节点N81以产生放大信号S80b的漏极，以及源极，其源极耦接于NMOS晶体管800的源极。电流源802耦接于NMOS晶体管801的源极与接地端GND之间。NMOS晶体管810具有接收模拟输入信号SNIN的栅极，耦接于节点N81以产生放大信号S81a的漏极，以及源极。NMOS晶体管811具有接收参考信号SNref的栅极，耦接于节点N80以产生放大信号S81b的漏极，以及源极，其源极耦接于NMOS晶体管810的源极。电流源812耦接于NMOS晶体管810的源极与接地端GND之间。
在负载单元83中，PMOS晶体管830具有耦接于节点N80的栅极，耦接于电压源VDD的源极，以及耦接于节点N80的漏极。PMOS晶体管831具有耦接于节点N81的栅极，耦接于电压源VDD的源极，以及耦接于节点N80的漏极。PMOS晶体管832具有耦接于节点N81的栅极，耦接于电压源VDD的源极，以及耦接于节点N81的漏极。PMOS晶体管833具有耦接于节点N80的栅极，耦接于电压源VDD的源极，以及耦接于节点N81的漏极。在重置单元82中，PMOS晶体管820具有接收重置时钟信号CKR的栅极，耦接于节点N80的源极，以及耦接于节点N81的漏极。根据放大信号S80a与S81b之间的差异，在节点N80产生放大信号S800，以及根据放大信号S80b与S81a之间的差异，在节点N81产生放大信号S801。在本实施例中，在锁存单元311被使能的时间点与锁存单元312被使能的时间点之间，藉由重置时钟信号CKR重置放大信号S800与S801的电平，PMOS晶体管820开启。
基于图8B中所示的ADC转换级的预放大单元310的电路示意图，每一锁存单元可由图9中所示的电路实施。参照图9，图9显示的是锁存单元的电路示意图。其中，每一锁存单元包含NMOS晶体管900～904以及PMOS晶体管905～908。NMOS晶体管900具有接收放大信号S800的栅极，漏极以及源极。NMOS晶体管901具有接收放大信号S801的栅极，漏极以及源极，其源极耦接于NMOS晶体管900的源极。NMOS晶体管902具有栅极，耦接于NMOS晶体管900的源极的漏极，以及耦接于接地端GND的源极。NMOS晶体管903具有耦接于节点N90的栅极，耦接于节点N91的漏极，以及源极，其源极耦接于NMOS晶体管900的漏极。NMOS晶体管904具有耦接于节点N91的栅极，耦接于节点N90的漏极，以及源极，其源极耦接于NMOS晶体管901的漏极。PMOS晶体管905具有栅极，耦接于电压源VDD的源极，以及耦接于节点N90的漏极。PMOS晶体管906具有耦接于节点N91的栅极，耦接于电压源VDD的源极，以及耦接于节点N90的漏极。PMOS晶体管907具有栅极，耦接于电压源VDD的源极，以及耦接于节点N91的漏极。PMOS晶体管908具有耦接于节点N90的栅极，耦接于电压源VDD的源极，以及耦接于节点N91的漏极。对于锁存单元311，NMOS晶体管902的栅极以及PMOS晶体管905与907的栅极接收锁存时钟信号CKL1。同时，在锁存单元312中，NMOS晶体管902的栅极以及PMOS晶体管905与907的栅极接收锁存时钟信号CKL2。参照图9，于节点N90产生锁存信号S900，以及于节点N91产生锁存信号S901。因此，锁存单元311内的锁存信号S900与S901构成锁存数据D311，同时锁存单元312内的锁存信号S900与S901构成锁存资料D312。
根据锁存单元的电路示意图，锁存单元用于放大在放大信号S800与S801之间的电平差异，以将放大信号S800与S801其中之一的电平拉升至电压源VDD的电平，而将两者中的另一个的电平降至接地端GND的电平。换言之，根据放大信号S800与S801产生锁存信号S900与S901，并且锁存信号S900与S901之间的电平差异大于放大信号S800与S801之间的电平差异。
虽然本发明已就较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的变更和润饰。因此，本发明的保护范围当视之前的权利要求书所界定者为准。

Claims (25)

1.一种模数转换装置，用于将模拟输入数据数字化，其特征在于，所述模数转换装置包含：
第一模数转换级，用于接收所述模拟输入数据，其中所述第一模数转换级包含：第一预放大单元，用于放大所述模拟输入数据以及输出第一放大数据；第一锁存单元，由第一锁存时钟信号使能以锁存所述第一放大数据并产生第一锁存数据；第二锁存单元，由第二锁存时钟信号使能以锁存所述第一放大数据并产生第二锁存数据，其中在所述第一锁存单元被使能的时间点与所述第二锁存单元被使能的时间点之间，重置所述第一预放大单元；以及第一转换单元，用于接收所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据，并且根据所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据产生第一模拟输出数据。
2.根据权利要求1所述的模数转换装置，其特征在于，进一步包含：
第一错误校正单元，用于接收并校正所述第一锁存数据，以及输出第一数字输出数据；以及
第二错误校正单元，用于接收并校正所述第二锁存数据，以及输出第二数字输出数据。
3.根据权利要求2所述的模数转换装置，其特征在于，进一步包含多任务器，用于接收所述第一数字输出数据与所述第二数字输出数据，并选择性的输出所述第一数字输出数据与所述第二数字输出数据以作为数字数据。
4.根据权利要求1所述的模数转换装置，其特征在于，所述第一转换单元进一步包含：
第一数模转换器，用于接收所述第一锁存数据，并将所述第一锁存数据转换为第一模拟转换数据；
第一减法器，用于将所述模拟输入数据与所述第一模拟转换数据相减，以产生第一已减数据；
第二数模转换器，用于接收所述第二锁存数据，并将所述第二锁存数据转换为第二模拟转换数据；
第二减法器，用于将所述模拟输入数据与所述第二模拟转换数据相减，以产生第二已减数据；以及
放大器，用于交替放大所述第一已减资料与所述第二已减数据，以作为所述第一模拟输出数据。
5.根据权利要求1所述的模数转换装置，其特征在于，所述第一转换单元进一步包含：
第一数模转换器，用于接收所述第一锁存数据，并将所述第一锁存数据转换为第一模拟转换数据；
第一减法器，用于将所述模拟输入数据与所述第一模拟转换数据相减，以产生第一已减数据；
第一放大器，用于放大所述第一已减数据；
第二数模转换器，用于接收所述第二锁存数据，并将所述第二锁存数据转换为第二模拟转换数据；
第二减法器，用于将所述模拟输入数据与所述第二模拟转换数据相减，以产生第二已减数据；以及
第二放大器，用于放大所述第二已减数据；
其中所述第一放大器与第二放大器交替输出所述第一已减数据与所述第二已减数据，以作为所述第一模拟输出数据，其中所述第一已减数据与所述第二已减资料分别由所述第一放大器与所述第二放大器放大。
6.根据权利要求1所述的模数转换装置，其特征在于，所述第一转换单元提供所述第一模拟输出数据至所述第一模数转换级以作为所述模拟输入数据。
7.根据权利要求1所述的模数转换装置，其特征在于，进一步包含第二模数转换级，用于接收来自所述第一模数转换级的所述第一模拟输出数据。
8.根据权利要求7所述的模数转换装置，其特征在于，所述第二模数转换级包含：
第二预放大单元，用于放大所述第一模拟输出数据并输出第二放大数据；
第三锁存单元，由所述第一锁存时钟信号使能以锁存所述第二放大数据，并产生第三锁存数据；
第四锁存单元，由所述第二锁存时钟信号使能以锁存所述第二放大数据，并产生第四锁存数据，其中，在每一所述第三锁存单元与所述第四锁存单元被使能之前，重置所述第二预放大单元；以及
第二转换单元，用于接收所述第一模拟输出数据、所述第三锁存数据、以及所述第四锁存资料，并根据所述第一模拟输出资料、所述第三锁存数据、以及所述第四锁存数据，产生第二模拟输出数据。
9.根据权利要求1所述的模数转换装置，其特征在于，所述模拟输入数据包含模拟输入信号，以及所述第一预放大单元包含：
比较器，用于接收所述模拟输入信号与参考信号，以及藉由比对所述模拟输入信号与所述参考信号，产生第一放大信号与第二放大信号，其中，所述第一放大信号与所述第二放大信号作为所述第一放大资料；
重置单元，耦接于所述比较器；以及
负载单元，耦接于所述比较器与所述重置单元；
其中，使能所述重置单元，以在所述第一锁存单元被使能的时间点与所述第二锁存单元被使能的时间点之间，重置所述第一放大信号与所述第二放大信号的电平。
10.根据权利要求9所述的模数转换装置，其特征在于，所述第一锁存单元由所述第一锁存时钟信号使能，以将所述第一放大信号与所述第二放大信号拉至预设的高电平或是预设的低电平，藉此产生所述第一锁存数据，以及所述第二锁存单元由所述第二锁存时钟信号使能，以将所述第一放大信号与所述第二放大信号拉至所述预设的高电平或是所述预设的低电平，藉此产生所述第二锁存数据。
11.根据权利要求1所述的模数转换装置，其特征在于，所述模拟输入数据包含差分的第一模拟输入信号与第二模拟输入信号，以及所述第一预放大单元包含：
第一比较器，用于接收所述第一模拟输入信号与第一参考信号，以及根据所述第一模拟输入信号与所述第一参考信号，产生第一放大信号与第二放大信号；
第二比较器，用于接收所述第二模拟输入信号与第二参考信号，以及根据所述第二模拟输入信号与所述第二参考信号，产生第三放大信号与第四放大信号，其中，根据所述第一放大信号与所述第四放大信号之间的差异产生第五信号，根据所述第二放大信号与所述第三放大信号之间的差异产生第六信号，以及所述第五放大信号与所述第六放大信号作为所述第一放大资料；
重置单元，耦接于所述第一比较器与所述第二比较器；以及
负载单元，耦接于所述第一比较器与所述第二比较器以及所述重置单元；
其中，使能所述重置单元，以在所述第一锁存单元被使能的时间点与所述第二锁存单元被使能的时间点之间，重置所述第五放大信号与所述第六放大信号的电平。
12.根据权利要求11所述的模数转换装置，其特征在于，所述第一锁存单元由所述第一锁存时钟信号使能，以将所述第五放大信号与所述第六放大信号拉至预设的高电平或是预设的低电平，藉此产生所述第一锁存数据，以及所述第二锁存单元由所述第二锁存时钟信号使能，以将所述第五放大信号与所述第六放大信号拉至所述预设的高电平或是所述预设的低电平，藉此产生所述第二锁存数据。
13.根据权利要求1所述的模数转换装置，其特征在于，所述模拟输入数据包含差分的第一模拟输入信号与第二模拟输入信号，以及所述第一预放大单元包含：
第一N型金属氧化物半导体晶体管，具有接收所述第一模拟输入信号的栅极，耦接于第一节点的漏极，以及源极；
第二N型金属氧化物半导体晶体管，具有接收第一参考信号的栅极，耦接于第二节点的漏极，以及源极，其中所述源极耦接于所述第一N型金属氧化物半导体晶体管的源极；
第一电流源，耦接于所述第一N型金属氧化物半导体晶体管的源极与接地端之间；
第三N型金属氧化物半导体晶体管，具有接收所述第二模拟输入信号的栅极，耦接于所述第二节点的漏极，以及源极；
第四N型金属氧化物半导体晶体管，具有接收第二参考信号的栅极，耦接于所述第一节点的漏极，以及源极，其中所述源极耦接于所述第三N型金属氧化物半导体晶体管的源极；
第二电流源，耦接于所述第三N型金属氧化物半导体晶体管的源极与所述接地端之间；
第一P型金属氧化物半导体晶体管，具有耦接于所述第一节点的栅极，耦接于电压源的源极，以及耦接于所述第一节点的漏极；
第二P型金属氧化物半导体晶体管，具有耦接于所述第二节点的栅极，耦接于所述电压源的源极，以及耦接于所述第一节点的漏极；
第三P型金属氧化物半导体晶体管，具有耦接于所述第二节点的栅极，耦接于所述电压源的源极，以及耦接于所述第二节点的漏极；
第四P型金属氧化物半导体晶体管，具有耦接于所述第一节点的栅极，耦接于所述电压源的源极，以及耦接于所述第二节点的漏极；
第五P型金属氧化物半导体晶体管，具有接收重置时钟信号的栅极，耦接于所述第一节点的源极，以及耦接于所述第二节点的漏极；
其中在所述第一节点产生第一放大信号，以及在所述第二节点产生第二放大信号；以及
其中所述第一放大信号与所述第二放大信号构成所述第一放大数据。
14.根据权利要求13所述的模数转换装置，其特征在于，在所述第一锁存单元被使能的时间点与所述第二锁存单元被使能的时间点之间，藉由所述重置时钟信号重置所述第一放大信号与所述第二放大信号的电平，所述第五P型金属氧化物半导体晶体管开启。
15.根据权利要求13所述的模数转换装置，其特征在于，每一所述第一锁存单元与所述第二锁存单元包含：
第五N型金属氧化物半导体晶体管，具有接收所述第一放大信号的栅极，漏极，以及源极；
第六N型金属氧化物半导体晶体管，具有接收所述第二放大信号的栅极，漏极，以及源极，其中所述源极耦接于所述第五N型金属氧化物半导体晶体管的源极；
第七N型金属氧化物半导体晶体管，具有栅极，漏极，以及耦接于所述接地端的源极，其中所述漏极耦接于所述第五N型金属氧化物半导体晶体管的源极；
第八N型金属氧化物半导体晶体管，具有耦接于第三节点的栅极，耦接于第四节点的漏极，以及源极，其中所述源极耦接于所述第五N型金属氧化物半导体晶体管的漏极；
第九N型金属氧化物半导体晶体管，具有耦接于所述第四节点的栅极，耦接于所述第三节点的漏极，以及源极，其中所述源极耦接于所述第六N型金属氧化物半导体晶体管的漏极；
第六P型金属氧化物半导体晶体管，具有栅极，耦接于所述电压源的源极，以及耦接于所述第三节点的漏极；
第七P型金属氧化物半导体晶体管，具有耦接于所述第四节点的栅极，耦接于所述电压源的源极，以及耦接于所述第三节点的漏极；
第八P型金属氧化物半导体晶体管，具有栅极，耦接于所述电压源的源极，以及耦接于所述第四节点的漏极；以及
第九P型金属氧化物半导体晶体管，具有耦接于所述第三节点的栅极，耦接于所述电压源的源极，以及耦接于所述第四节点的漏极；
其中，在所述第一锁存单元中，所述第七N型金属氧化物半导体晶体管与所述第六与第八P型金属氧化物半导体晶体管的栅极，接收所述第一锁存时钟信号；
其中，在所述第二锁存单元中，所述第七N型金属氧化物半导体晶体管与所述第六与第八P型金属氧化物半导体晶体管的栅极，接收所述第二锁存时钟信号；
其中，在所述第一锁存单元中，在所述第三节点产生第一锁存信号，在所述第四节点产生第二锁存信号，以及所述第一锁存信号与所述第二锁存信号构成所述第一锁存资料；以及
其中，在所述第二锁存单元中，在所述第三节点产生第三锁存信号，在所述第四节点产生第四锁存信号，以及所述第三锁存信号与所述第四锁存信号构成所述第二锁存资料。
16.根据权利要求15所述的模数转换装置，其特征在于，所述第一锁存时钟信号与所述第二锁存时钟信号不同时位于低电平。
17.根据权利要求1所述的模数转换装置，其特征在于，进一步包含追踪-保持单元，用于对接收的数据进行取样以产生所述模拟输入数据。
18.一种模数转换装置，用于将模拟输入数据数字化，其特征在于，所述模数转换装置包含：
第一模数转换级，用于接收所述模拟输入数据，其中所述第一模数转换级包含：
预放大单元，用于放大所述模拟输入数据以及输出第一放大数据；
第一锁存单元，在第一时间点被使能，用于锁存所述第一放大数据以产生第一锁存数据；
第二锁存单元，在第二时间点被使能，用于锁存所述第一放大数据以产生第二锁存数据，其中在所述第一时间点与所述第二时间点之间，重置所述预放大单元；以及
第一转换单元，用于接收所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据，并且根据所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据产生第一模拟输出数据。
19.根据权利要求18所述的模数转换装置，其特征在于，所述模拟输入数据包含模拟输入信号，以及所述预放大单元包含：
放大器，用于接收所述模拟输入信号与参考信号，并放大所述模拟输入信号以产生第一放大信号，其中所述第一放大信号作为所述第一放大资料；以及
重置单元，耦接于所述放大器；
其中，在所述第一时间点与所述第二时间点之间，使能所述重置单元以重置所述第一放大信号的电平。
20.根据权利要求18所述的模数转换装置，其特征在于，所述模拟输入数据包含差分的第一模拟输入信号与第二模拟输入信号，以及所述预放大单元包含：
第一放大器，用于接收所述第一模拟输入信号与第一参考信号，并且放大所述第一模拟输入信号以产生第一放大信号；
第二放大器，用于接收所述第二模拟输入信号与第二参考信号，并且放大所述第二模拟输入信号以产生第二放大信号，其中所述第一放大信号与所述第二放大信号构成所述第一放大数据；以及
重置单元，耦接于所述第一放大器与所述第二放大器；
其中，在所述第一时间点与所述第二时间点之间，使能所述重置单元以重置所述第一放大信号与所述第二放大信号的电平。
21.一种模数转换级，其特征在于，包含：
预放大单元，用于放大模拟输入数据以及输出放大数据；
第一锁存单元，由第一锁存时钟信号使能，以锁存所述放大数据并产生第一锁存数据；以及
第二锁存单元，由第二锁存时钟信号使能，以锁存所述放大数据并产生第二锁存数据；
其中，在所述第一锁存单元被使能的时间点与所述第二锁存单元被使能的时间点之间，重置所述预放大单元。
22.根据权利要求21所述的模数转换级，其特征在于，所述模拟输入数据包含模拟输入信号，以及所述预放大单元包含：
比较器，用于接收所述模拟输入信号与参考信号，以及藉由比对所述模拟输入信号与所述参考信号，产生第一放大信号与第二放大信号，其中，所述第一放大信号与所述第二放大信号作为所述放大数据；
重置单元，耦接于所述比较器；以及
负载单元，耦接于所述比较器与所述重置单元；
其中，使能所述重置单元，以在所述第一锁存单元被使能的时间点与所述第二锁存单元被使能的时间点之间，重置所述第一放大信号与所述第二放大信号的电平。
23.根据权利要求21所述的模数转换级，其特征在于，所述模拟输入数据包含差分的第一模拟输入信号与第二模拟输入信号，以及所述预放大单元包含：
第一比较器，用于接收所述第一模拟输入信号与第一参考信号，以及根据所述第一模拟输入信号与所述第一参考信号，产生第一放大信号与第二放大信号；
第二比较器，用于接收所述第二模拟输入信号与第二参考信号，以及根据所述第二模拟输入信号与所述第二参考信号，产生第三放大信号与第四放大信号，其中，根据所述第一放大信号与所述第四放大信号之间的差异产生第五放大信号，根据所述第二放大信号与所述第三放大信号之间的差异产生第六放大信号，以及所述第五放大信号与所述第六放大信号作为所述放大数据；
重置单元，耦接于所述第一比较器与所述第二比较器；以及
负载单元，耦接于所述第一比较器与所述第二比较器以及所述重置单元；
其中，使能所述重置单元，以在所述第一锁存单元被使能的时间点与所述第二锁存单元被使能的时间点之间，重置所述第五放大信号与所述第六放大信号的电平。
24.根据权利要求21所述的模数转换级，其特征在于，所述模拟输入数据包含差分的第一模拟输入信号与第二模拟输入信号，以及所述预放大单元包含：
第一N型金属氧化物半导体晶体管，具有接收所述第一模拟输入信号的栅极，耦接于第一节点的漏极，以及源极；
第二N型金属氧化物半导体晶体管，具有接收第一参考信号的栅极，耦接于第二节点的漏极，以及源极，其中所述源极耦接于所述第一N型金属氧化物半导体晶体管的源极；
第一电流源，耦接于所述第一N型金属氧化物半导体晶体管的源极与接地端之间；
第三N型金属氧化物半导体晶体管，具有接收所述第二模拟输入信号的栅极，耦接于所述第二节点的漏极，以及源极；
第四N型金属氧化物半导体晶体管，具有接收第二参考信号的栅极，耦接于所述第一节点的漏极，以及源极，其中所述源极耦接于所述第三N型金属氧化物半导体晶体管的源极；
第二电流源，耦接于所述第三N型金属氧化物半导体晶体管的源极与所述接地端之间；
第一P型金属氧化物半导体晶体管，具有耦接于所述第一节点的栅极，耦接于电压源的源极，以及耦接于所述第一节点的漏极；
第二P型金属氧化物半导体晶体管，具有耦接于所述第二节点的栅极，耦接于所述电压源的源极，以及耦接于所述第一节点的漏极；
第三P型金属氧化物半导体晶体管，具有耦接于所述第二节点的栅极，耦接于所述电压源的源极，以及耦接于所述第二节点的漏极；
第四P型金属氧化物半导体晶体管，具有耦接于所述第一节点的栅极，耦接于所述电压源的源极，以及耦接于所述第二节点的漏极；
第五P型金属氧化物半导体晶体管，具有接收重置时钟信号的栅极，耦接于所述第一节点的源极，以及耦接于所述第二节点的漏极；
其中在所述第一节点产生第一放大信号，以及在所述第二节点产生第二放大信号；以及
其中所述第一放大信号与所述第二放大信号构成所述放大数据。
25.根据权利要求21所述的模数转换级，其特征在于，进一步包含转换单元，用于接收所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据，并且根据所述模拟输入数据、所述第一锁存数据以及所述第二锁存数据产生模拟输出数据。
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