CN101573763B - 以减少的编程干扰编程nand快闪存储器 - Google Patents

以减少的编程干扰编程nand快闪存储器 Download PDF

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Abstract

当存储器装置从主机接收两个或两个以上多位以存储在非易失性存储器中时，所述装置首先将所述位存储在易失性存储器中。接着，在将所述位存储在所述非易失性存储器中的过程中，所述装置将所述易失性存储器的一些单元的阈值电压提高到高于验证电压的值。在那些阈值电压实质上保持在那些电平时，所述装置将所述易失性存储器的其它单元的所述阈值电压提高到低于所述验证电压的值。最终，每一单元存储来自每一多位的一个或一个以上位。优选的是，所有所述单元共享共同字线。数据存储装置就存储由在系统上运行的应用程序产生的多位而言以类似方式操作。

Description

以减少的编程干扰编程NAND快闪存储器
技术领域
本发明涉及编程快闪存储器，且更特定来说，涉及以减少的编程干扰编程例如NAND快闪存储器等快闪存储器的方法。
背景技术
快闪存储器装置用于各种应用中以存储数字信息。基本快闪单元由浮动栅极位于沟道与晶体管的控制栅极之间的晶体管组成。晶体管的阈值电压被定义为：当施加于晶体管的控制栅极时将沟道状态从非导通状态改变为导通状态的最低电压。此电压受浮动栅极中所捕集的负电荷的量影响：电荷越多，单元的阈值电压越高。SLC(单电平单元)类型装置使用具有零带电浮动栅极的单元来表示“1”状态，且使用具有带负电浮动栅极的单元来表示“0”状态。可由单元的阈值电压表示单元状态，在此情况下，使用两个电压电平：“1”状态电压和“0”状态电压。虽然单元可具有略微不同的“0”状态电压，向控制栅极施加介于“1”状态电压与“0”状态电压之间的电压致使“1”状态单元导通，但“0”状态单元保持在非导通状态。
最普通种类的多电平单元(MLC)类型装置在浮动栅极中使用4个电荷量，包括零电荷，因此可由4个电压电平表示单元状态，因此MLC单元每单元存储2个位。一般来说，可使用2N个电压电平来表示每单元N个位。使用每单元较高数目的位允许产生具有高数据密度的快闪装置，且因此减少每个快闪装置的总成本。
NAND快闪装置由单元阵列(称为区块)组成。区块被建构为矩阵，其中行是连接单元的控制栅极的字线(WL)，且每一列是浮动栅极单元的链，其经由第一选择栅极SGD在所述链的一侧连接到对应位线(BL)，且经由第二选择栅极SGS在所述链的另一侧连接到共同源极线。SGD栅极经连接以形成SGD线，且SGS栅极经连接以形成SGS线，类似于控制栅极经连接以形成WL的形式。图1中展示具有8个WL和4256个BL的NAND快闪阵列的一个区块的实例。在出于所有目的以引用的方式并入如同在本文中全面陈述的以下美国专利中给出此类阵列的实例：第5,774,397号美国专利；第6,046,935号美国专利。此类存储器的物理页包括其晶体管栅极连接到同一WL的单元。图1中所示的实例中的每一页包括4256个单元，因此图1中所示的区块包括8页，每一页有4256个单元，总共是34,048个单元。在NAND区块的擦除操作期间，如下文所描述擦除整个区块，且以每页为基础完成对NAND单元的编程和读取操作。因此，出于本发明的目的，单元区块被定义为同时擦除的单元的最小块，且单元页被定义为同时写入(编程)的单元的最小块。(出于历史原因，写入到快闪单元被称为“编程”所述单元。“写入”和“编程”在本文中可互换地使用。)
擦除操作涉及在C-p阱(快闪装置的硅结构中的区域，其位于单元下方且对于所有单元都是共同的)与选定区块的所有WL之间施加高电压，其中WL被保持在0电压。此高电压致使受作用的浮动栅极排出通过先前编程操作被捕集在浮动栅极中的任何电荷，因此将单元带入擦除状态。
编程操作涉及将高电压施加到选定WL且将较低电压施加到其它WL，以便将其它WL带入导通状态。待被编程单元的BL被保持在0电压，因此单元被置于由选定WL的高电压和BL的0电压引起的应力下。无意编程的单元的BL连接到一电压电平，使得BL与施加到WL的电压之间的差异所引起的应力不足以导致单元的浮动栅极电荷的改变。编程过程由一系列的编程脉冲构成，并交错有验证操作，在所述验证操作中，将每一单元的目标阈值电压施加到单元栅极以检查是否应将更多的电荷捕集在浮动栅极中。如果需要将更多的电荷捕集在任何单元的浮动栅极中，则施加具有比前述编程脉冲略高的幅值或更长的持续时间的另一编程脉冲。如果单元已达到其目标阈值电压，则通过将适当电压电平施加到其BL而禁止其进一步编程，其类似于无意编程的单元。
读取或验证过程涉及将一个或一个以上参考电压电平施加到单元栅极，且检查所述单元是否导通。此参考电压被施加到选定WL。其它WL连接到使其它单元导通的读取通过电压，且单元的链的SGS线被保持在导通状态，以将所述链连接到C源极线，所述C源极线被保持在0电压。以某一电压预充电BL，且如果施加到选定WL的参考电压高于受测试单元的阈值电压，则受测试单元变为导通，其使整个链导通，且经预充电的BL电压降低。如果施加到受测试单元的参考电压低于受测试单元的阈值电压，则受测试单元防止通过单元链而导通，且施加到BL的电压保持在其经预充电电平。连接到BL的读出放大器作出关于单元状态的决策。用于验证一个或一个以上存储器单元的正确编程的参考电压在本文中被称为“验证电压”。
SLC装置的读取操作使用介于“0”电压电平与“1”电压电平之间的一个参考电压电平。具有4个单元状态的MLC装置中的读取操作使用3个参考电压电平，且每单元存储N个位(其由2N个状态表示)的装置对于读取操作需要2N-1个参考电压电平。
与快闪编程操作相关的现象(例如，交叉耦合和编程干扰)导致每单元N位装置的全体快闪单元的实际阈值电压分布采取2N个电压群组的形式。图2中展示具有8个标称阈值电压电平的装置中的阈值电压分布的实例。理想上，用于读取此类装置的单元的对应参考电压应介于以下电压群组之间：VR1、VR2、VR3、VR4、VR5、VR6和VR7，如图2中所示。
应使阈值电压电平群组分离以用于可靠的读取操作，且使用较高数目的电压电平暗示着最低电压电平与最高电压电平之间的较大差异。高电压电平需要在编程操作期间使用施加到WL的高编程脉冲电压，且此增加编程干扰效应，如下文所示。
编程操作通过将高电压施加到选定WL且将0电压施加到选定BL而将应力置于待编程的单元上，其中未选定WL保持在导通电压，且未选定BL保持在低于编程电压的某一电压。虽然选定页的所有栅极都连接到施加到选定WL的高电压，但编程应力仅施加到处于选定WL与选定BL的交叉处的单元，因为WL电压与未选定BL之间的差异低于WL电压与选定BL之间的差异。在理想装置中，仅选定单元将在编程操作期间改变其浮动栅极电荷，但在实际装置中，选定WL与未选定BL之间的较小应力也导致这些浮动栅极上的电荷的较小改变。这被称为编程干扰现象，且其效应主要在低电压电平单元中可见，且当使用较高编程电压时会增加。在图6中展示编程操作后包括编程干扰效应的单元阈值电压分布的实例，且在下文描述。
以下实例以简化情形说明编程干扰效应，其中由8个电压电平#0到#7表示将被编程到快闪存储器的数据。存在不同的编程技术，但其一般使用编程电压的连续增加来编程不同的电压电平，因此此实例假定编程电平#1，接着为#2，且直到#7。此实例还假定将要被编程到电平#N的单元首先被编程到电平#1到#(N-1)，且接着通过使用较高的编程电压，这些单元被编程到电平#N。所述实例假定由所有8个电压电平表示用户数据，且所述用户数据均匀地分布在这8个电平中。
编程开始，其中所有单元处于擦除状态，如图3中所示。图4中展示在编程电平#1之后的电压分布，其中电平#1包括将要被编程到电平#1的单元，以及将要被编程到电平#2到#7的单元。在这些单元在其浮动栅极中达到其目标电荷后，将要被编程到电平#1的单元的BL被置于禁止状态。图5展示编程到电平#2的电压分布，其中电平#2包括将要被编程到电平#2的单元，以及将要被编程到电平#3到#7的单元。图6中展示编程电平#7后的电压分布，其中主要由编程高电平(例如，电平#6和#7)时的编程干扰现象导致低电平分布(例如，分布#0和#1)的加宽和移位。可看到，一些电平#1单元已变为电平#2单元，因此当从快闪读取所述数据时，其将被错误地读取。各种技术尝试调整被编程的电压电平，使得最终电压分布较窄且处于正确位置，但事实是，取决于被编程的数据内容的编程干扰效应使得难以设计出对所有数据模式均起作用的适当技术。举例来说，可首先将电平#1的位置设置为较低电压，因此编程电平#6和#7所导致的编程干扰将把#1分布带到正确位置，但此技术对于不包括由电平#6和#7表示的数据的页将失效，因为在此情况下，由较低电平导致的编程干扰效应小得多，且一些#1单元将被读取为#0单元。
因此，广泛认识到需要一种克服如上文所描述的目前已知的方法的缺点的编程快闪单元的方法，且这将是高度有利的。
发明内容
本发明是一种减少编程干扰效应的用于每单元多位快闪装置编程的技术。
根据本发明，提供一种将数据存储在存储器装置中的方法，其包括以下步骤：(a)从存储器装置的主机接收至少两个多位以存储在所述存储器装置的非易失性存储器的多个单元中；(b)将所述至少两个多位存储在存储器装置的易失性存储器中；以及(c)在将所述至少两个多位存储在所述易失性存储器中之后，通过包括以下各项的步骤而将所述至少两个多位存储在所述多个单元中：(i)将所述单元中的第一至少一者的阈值电压提高到大于验证电压的第一值；以及(ii)在每一第一至少一个单元的所述阈值电压实质上保持在所述第一值时，将所述单元中的第二至少一者的阈值电压提高到小于所述验证电压的第二值；其中所述多位中的每一者的至少一个位被存储在所述单元中的至少一者中。
根据本发明，提供一种存储器装置，其包括：(a)非易失性存储器，其包括多个单元；(b)易失性存储器；以及(c)控制器，所述控制器响应于从所述存储器装置的主机接收至少两个多位以存储在所述存储器装置中而操作以：(i)将所述至少两个多位存储在所述易失性存储器中，以及(ii)在将所述至少两个多位存储在所述易失性存储器中之后：通过包括以下各项的步骤而将所述至少两个多位存储在所述多个单元中：(A)将所述单元中的第一至少一者的阈值电压提高到大于验证电压的第一值，以及(B)在每一第一至少一个单元的所述阈值电压实质上保持在所述第一值时，将所述单元中的第二至少一者的阈值电压提高到小于所述验证电压的第二值，其中所述多位中的每一者的至少一个位被存储在所述单元中的至少一者中。
根据本发明，提供一种存储数据的方法，其包括：(a)将至少两个多位存储在存储器装置的易失性存储器中；以及(b)在将所述两个多位存储在所述易失性存储器中之后，通过包括以下各项的步骤而将所述至少两个多位存储在所述存储器装置的非易失性存储器的多个单元中：(i)将所述单元中的第一至少一者的阈值电压提高到大于验证电压的第一值，以及(ii)在每一第一至少一个单元的所述阈值电压实质上保持在所述第一值时，将所述单元中的第二至少一者的阈值电压提高到小于所述验证电压的第二值；其中所述多位中的每一者的至少一个位被存储在所述单元中的至少一者中。
根据本发明，提供一种系统，其包括：(a)存储器装置，其包括：(i)易失性存储器，以及(ii)第一非易失性存储器，其包括多个单元；(b)第二非易失性存储器，其中存储用于所述第一非易失性存储器的软件驱动程序的代码，所述代码包括通过包括以下各项的步骤而将至少两个多位存储在所述第一非易失性存储器中的代码：(i)将至少两个多位存储在易失性存储器中，以及(ii)在将所述至少两个多位存储在所述易失性存储器中之后，通过包括以下各项的步骤而将所述至少两个多位存储在所述多个单元中：(A)将所述单元中的第一至少一者的阈值电压提高到大于验证电压的第一值，以及(B)在每一第一至少一个单元的所述阈值电压实质上保持在所述第一值时，将所述单元中的第二至少一者的阈值电压提高到小于所述验证电压的第二值，其中所述多位中的每一者的至少一个位被存储在所述单元中的至少一者中；以及(c)处理器，其用于执行所述代码。
本发明的第一基本方法是将数据存储在存储器装置中的方法。所述存储器装置从其主机接收两个或两个以上多位以存储在所述存储器装置的非易失性存储器的单元中。首先，将所述多位存储在所述存储器装置的易失性存储器中。随后，将所述多位存储在所述易失性存储器的多个单元中。将所述位存储在所述易失性存储器的所述单元中包括：将所述单元中的第一一者或一者以上中的每一者的阈值电压提高到大于验证电压的第一值，且接着在所述第一单元的所述阈值电压实质上保持在所述第一值时，将所述单元中的第二一者或一者以上中的每一者的阈值电压提高到小于所述验证电压的第二值。单元的所述阈值电压“实质上”保持在某一值意味着对阈值电压的任何改变是充分微小的，使得阈值电压保持在单个阈值电压电平群组内。每一多位中的至少一个位被存储在所述单元中的至少一者中。后一限制将本发明与使用写入高速缓冲的现有技术存储器装置区分开来。在此类现有技术装置中，在将第一多位转移到非易失性存储器的第一多个单元之前将所述第一多位存储在第一易失性存储器中；且如果在已将所述第一多位转移到所述第一多个单元之前将要存储在第二多个单元中的第二多位抵达，则将第二多位存储在第二易失性存储器中，直到所述第一多位的转移完成为止。
本发明的第二基本方法类似于第一基本方法，但缺少从存储器装置的主机接收多位的步骤，因此此基本方法适于由存储器装置的主机以及存储器装置自身实施。首先，将两个或两个以上多位存储在存储器装置的易失性存储器中。随后，以与第一基本方法中相同的方式将所述多位存储在存储器装置的非易失性存储器的多个单元中。
优选的是，将每一多位中的至少一个位存储在单元中的每一者中。
优选的是，单元共享非易失性存储器的共同字线。
优选的是，在第一方法中，由主机在单独各自命令中发送每一多位。举例来说，如果主机通过发送形式“编程前缀操作码，地址页-1，数据页-1，虚设编程后缀操作码，地址页-2，数据页-2，编程后缀操作码”的序列而将两个多位发送到存储器装置，所述两个多位将被视为由两个命令发送，因为虚设编程后缀操作码将界定第一多位(地址页-1，数据页-1)的字段与界定第二多位(地址页-2，数据页-2)的字段分离。
优选的是，如在下文所论述的“同时编程实例”中，将两个或两个以上多位存储在单元中导致相应的位模式被存储在一个或一个以上单元中的每一者中，其中所述每一单元存储来自每一多位的至少一个位。或者，如在下文所论述的“连续编程实例”中，将两个或两个以上多位存储在单元中导致仅各自的位模式的一部分被存储在一个或一个以上单元中的每一者中，其中所述每一单元存储来自每一多位的至少一个位。
本发明的范围还包括一种存储器装置，其包括具有多个单元的非易失性存储器、易失性存储器和控制器，所述控制器用于使用本发明的第一方法，响应于从主机接收两个或两个以上多位来编程单元。优选的是，所述单元是NAND快闪单元。
本发明的范围还包括一种系统，其包括：具有易失性存储器和包括多个单元的第一非易失性存储器的存储器装置；且还包括第二非易失性存储器，其中存储用于实施本发明的第二方法的软件驱动程序的代码；且还包括处理器，其用于执行所述代码。优选的是，所述第一非易失性存储器是NAND快闪存储器。
在以下实例中，“多”位是位的“逻辑页”。位的逻辑页在本文中理解为意味着数目上等于物理页中的单元的数目的位群组，使得每单元N位单元的物理页可存储高达N个逻辑页。快闪存储器装置通常经配置以从其主机一次接收一个位逻辑页。在一类MLC快闪存储器装置中，所述装置在逻辑页抵达时将逻辑页存储在其快闪存储器中。在另一类MLC快闪存储器装置中，所述装置在例如RAM或一组寄存器的本地非易失性存储器中累积逻辑页，直到已累积相当于至少两个逻辑页的位(几乎总是直到已累积相当于全部逻辑页的位)，且接着编程其快闪存储器的物理页以存储所有经累积的位。本发明针对于第二类MLC快闪存储器装置。
附图说明
在本文中参考附图仅以实例方式描述本发明，其中：
图1是NAND快闪单元区块的示意图；
图2到6说明编程根据现有技术的NAND字线的单元；
图7到11说明编程根据本发明的NAND字线的单元；
图12是本发明的存储器装置的高级方框图；
图13是本发明的数据存储系统的部分高级方框图。
具体实施方式
参考图式和随附描述，可更佳地理解根据本发明的快闪存储器编程的原理和操作。
本发明的主要思想是将编程操作分为两个或两个以上阶段，其中编程高电压电平，随后编程低电压电平。编程干扰效应正取决于电压电平的差异，因此电压分布的最高移位是在编程最高电压电平时，且较低电压电平最受影响。与编程高电平的第一阶段相关联的编程干扰主要影响处于擦除状态的单元。通常最终电压电平包括擦除状态，因此当设置参考电平时考虑其分布加宽。
再次参看图式，在图7到11中展示8电平单元装置的编程操作的实例，其编程操作被分为两个部分以减少编程干扰效应。
在编程操作之前，所有单元处于电平#0、擦除状态，如图7中所示。
编程的第一阶段使用高电压来编程电平#4到#7。在图8中展示在编程电平#4之后的单元的电压分布。现处于电平#4的单元是将被编程到电平#4或更高的单元，在此实例中是电平#5、#6和#7。在图9中展示编程电平#4到#7之后的分布。施加用于编程电平#6和#7的高电压已致使擦除状态的单元分布由于编程干扰效应而变宽，如图9中所示。
编程操作的第二阶段仅使用较低编程电压，因为此阶段仅编程电平#1到#3，因此使对较低电平的编程干扰效应最小化。在图10中展示在编程电平#1之后的电压分布，且在图11中展示编程电平#2和#3之后的分布。在编程高电平(例如，电平#6和#7)之后编程较低电平(例如电平#1和#2)，因此低电平单元未受到编程干扰效应影响。此外，第二阶段仅对电平#0分布的宽度产生较小改变，与图9中相比，在图11中感觉不到变宽。
本发明的实质在于，在写入单元的物理页时，在编程将被设置为低阈值电压的页的单元之前编程将被设置为高阈值电压的页的单元。此根据单元的目标状态来排序单元的编程是创新的，且与编程从低阈值状态进行到高阈值状态的一般技术相反。这种非标准的排序提供减少编程干扰效应的益处。
虽然上文描述是参考MLC NAND装置的基本架构，但本发明还适用于现有技术装置中所使用的更复杂的MLC快闪装置架构。应注意以下内容。
A.以上实例是其中字线与页之间存在一一对应关系的情况。在一些装置中，存在共享同一字线的多个页(通常是两个页，如在被称为“双平面页”和“偶奇页”的配置中)。应注意，这些页是由快闪存储器装置所界定的物理页，不是由快闪存储器装置的主机界定的逻辑页。因为那些页中的每一者均可独立写入，所以本发明的方法适用于每一此类页的写入，而不管所述页是否占用全部字线或与一个或一个以上其它页共享其字线。
B.以上实例是其中共享MLC单元的所有数据位被同时写入到单元中的情况。换句话说，不存在其中单元存储少于其最大位容量的稳定状态。在一些装置中，单元的位是逐个地被写入单元中，使得存在一些位已被存储而其它位仍待被存储的情形。此方法为优选的一个普通实例是当快闪装置的用户不时地提供待被写入的位且在连续位群组的提供之间有较长时间间隔时，使得有利地能够将已可用的任何位存储到单元中。出于本发明的目的，同时写入所有位的第一方法被称为“同时写入”或“同时编程”，而如果至少一个位与至少一个其它位被连续地存储在单元中，则所述方法被称为“连续写入”或“连续编程”。本发明的方法既适用于同时写入方法也单独适用于连续写入方法中的级中的每一者，其中在连续写入的每一级中每单元存储两个或两个以上位的情况下，所述级本身使用同时写入来写入。
为说明连续写入对同时写入，下表展示识别电平#0到#7中的每一者的一种方式，其中各自的位模式用于将0与7之间的整数表示为二进制数：
  电平#   0   1   2   3   4   5   6   7
  位模式   111   110   101   100   011   010   001   000
在以下论述中，假定在三个位的位模式中，最右位是最低有效位，且最左位是最高有效位。假设一应用程序一次产生8512个数据位(两个逻辑页，每一逻辑页4256个位)，用于存储在两个物理页中，每一物理页有4256个8电平快闪单元。当产生第一8512个数据位时，这些位被存储为第一物理页的单元的两个最高有效位。在第一编程阶段中，存储最高有效“00”的单元被编程到电平#6，且存储最高有效“10”的单元被编程到电平#4。在第二编程阶段中，存储最高有效“01”的单元被编程到电平#2。存储最高有效“11”的单元保持未编程。当产生下一8512个数据位时，以类似方式编程第二物理页。当产生第三8512个数据位时，这些位被存储为两个物理页的位模式的最低有效位，如下文。首先，已被编程到电平#6的单元和需要存储最低有效“0”位的单元被编程到电平#7，且已被编程到电平#4的单元和需要存储最低有效“0”位的单元被编程到电平#5。最终，已被编程到电平#2的单元和需要存储最低有效“0”位的单元被编程到电平#3，且需要存储最低有效“0”位的未编程单元被编程到电平#1。
当然，如果所述应用程序一次产生12,768个数据位(三个逻辑页，每一逻辑页4256个位)，则同时存储所述位，如图7到11中所说明。在第一编程阶段中，需要被编程以存储“011”的单元被编程到电平#4；需要被编程以存储“010”的单元被编程到电平#5；需要被编程以存储“001”的单元被编程到电平#6；且需要被编程以存储“000”位的单元被编程到电平#7。在第二编程阶段中，需要被编程以存储“110”的未编程单元被编程到电平#1；需要被编程以存储“101”的未编程单元被编程到电平#2；且需要被编程以存储“100”的未编程单元被编程到电平#3。
在后一实例中，以下格雷码(Gray code)位指派可用于在由于阈值分布移位而引起不正确读取的情况下减少位错误的数目：
  电平#   0   1   2   3   4   5   6   7
  位模式   111   110   100   101  001  000   010  011
在第一编程阶段中，需要被编程以存储“001”的单元被编程到电平#4；需要被编程以存储“000”的单元被编程到电平#5；需要被编程以存储“010”位的单元被编程到电平#6；且需要被编程以存储“011”的单元被编程到电平#7。在第二编程阶段中，需要被编程以存储“110”的未编程单元被编程到电平#1；需要被编程以存储“100”位的未编程单元被编程到电平#2；且需要被编程以存储“101”的未编程单元被编程到电平#3。
图12是耦合到主机20的本发明的快闪存储器装置10的高级方框图。图2是从班(Ban)的第5,404,485号美国专利改编而得，所述专利出于所有目的以引用的方式并入，如同在本文中全面陈述。快闪存储器装置10包括：NAND快闪存储器14，其包括例如图1中所说明的区块的单元区块；控制器12；和随机存取存储器(RAM)16。对应于第5,404,485号美国专利的“快闪控制14”的控制器12在RAM 16的帮助下管理快闪存储器14，如在第5,404,485号美国专利和在第5,937,425号美国专利中所描述，所述专利也出于所有目的以引用的方式并入，如同在本文中全面陈述。另外，在从主机20接收到两个或两个以上多位以存储在快闪存储器14的字线中时，控制器12首先将所述位存储在RAM 16中。接着控制器12将所述位转移到快闪存储器14的目标字线。在第一编程阶段中，一些字线单元的阈值电压提高到高于验证电压的值，其区分存储最高有效“0”位的单元与存储最高有效“1”位的单元。在第二编程阶段中，许多剩余单元的阈值电压被提高到低于其验证电压的值。字线单元中的每一者存储来自从主机20接收到的多位中的每一者的一个位。
图13是本发明的替代性数据存储系统40的高级部分方框图。数据存储系统40包括处理器42和四个存储器装置：RAM 44、自举ROM 46、大容量存储装置(硬盘)48和快闪存储器装置30，所有这些装置都经由共同总线50进行通信。与快闪存储器装置10一样，快闪存储器装置30包括：NAND快闪存储器32，其包括例如图1中所说明的区块的单元区块；以及内部RAM 36。与快闪存储器装置10不同的是，快闪存储器装置30缺少其自身的控制器。而是，处理器42通过执行实施第5,404,485号美国专利和第5,937,425号美国专利的方法且还实施本发明的多位编程方法的软件驱动程序52来模拟控制器12。具体来说，软件驱动程序52包括写入功能，其当由处理器42所执行的应用程序调用以将相当于字线的数据位写入到快闪存储器32的字线时，首先将所有位存储在RAM 36中，且接着将所述位转移到快闪存储器32的目标字线，如上文针对快闪存储器装置10所描述。软件驱动程序52的代码被存储在大容量存储装置48中，且被加载到RAM 44中以供执行。快闪存储器装置30还包括总线接口34以使得处理器42能够与快闪存储器32和RAM 36通信。
虽然已针对有限数目的实施例描述了本发明，但将了解，可作出本发明的许多变化、修改和其它应用。

Claims (12)

1.一种存储器装置，其包含：
（a）非易失性存储器，其包括多个单元；
（b）易失性存储器；以及
（c）控制器，其操作以响应于从所述存储器装置的主机接收至少两个多位而存储在所述存储器装置中，其中所述至少两个多位包括第一页多位和第二页多位，所述第一页多位位于从所述主机接收的第一命令中，所述第二页多位位于从所述主机接收的第二命令中：
（i）将所述至少两个多位存储在所述易失性存储器中；以及
（ii）在所述将所述至少两个多位存储在所述易失性存储器中之后：通过包括以下各项的步骤将所述至少两个多位存储在所述多个单元中：
（A）将所述单元中的第一至少一者的阈值电压提高到大于验证电压的第一值，以及
（B）在每一所述第一至少一个单元的所述阈值电压实质上保持在所述第一值时，将所述单元中的第二至少一者的阈值电压提高到小于所述验证电压的第二值，
其中所述第一页和第二页中的每一者的至少一个位被存储在所述单元中的每一者中。
2.根据权利要求1所述的存储器装置，其中所述非易失性存储器是NAND快闪存储器。
3.根据权利要求1所述的存储器装置，其中所述单元共享所述非易失性存储器的共同字线。
4.一种将数据存储在存储器装置中的方法，其包含以下步骤：
（a）从所述存储器装置的主机接收至少两个多位以存储在所述存储器装置的非易失性存储器的多个单元中，其中所述至少两个多位包括第一页多位和第二页多位，所述第一页多位位于从所述主机接收的第一命令中，所述第二页多位位于从所述主机接收的第二命令中；
（b）将所述至少两个多位存储在所述存储器装置的易失性存储器中；以及
（c）在所述将所述至少两个多位存储在所述易失性存储器中之后，通过包括以下各项的步骤将所述至少两个多位存储在所述多个单元中：
（i）将所述单元中的第一至少一者的阈值电压提高到大于验证电压的第一值；以及
（ii）在每一所述第一至少一个单元的所述阈值电压实质上保持在所述第一值时，将所述单元中的第二至少一者的阈值电压提高到小于所述验证电压的第二值；
其中所述第一页和第二页中的每一者的至少一个位被存储在所述单元中的每一者中。
5.根据权利要求4所述的方法，其中所述单元共享所述非易失性存储器的共同字线。
6.根据权利要求4所述的方法，其中由所述主机在单独各自命令中发送每一所述多位。
7.根据权利要求4所述的方法，其中所述将所述至少两个多位存储在所述多个单元中导致各自位模式被存储在每一所述至少一个单元中。
8.根据权利要求4所述的方法，其中所述将所述至少两个多位存储在所述多个单元中导致仅各自位模式的一部分被存储在每一所述至少一个单元中。
9.一种存储数据的方法，其包含：
（a）将至少两个多位存储在存储器装置的易失性存储器中，其中所述至少两个多位包括第一页多位和第二页多位，所述第一页多位位于从主机接收的第一命令中，所述第二页多位位于从所述主机接收的第二命令中；以及
（b）在所述将所述两个多位存储在所述易失性存储器中之后，通过包括以下各项的步骤将所述至少两个多位存储在所述存储器装置的非易失性存储器的多个单元中：
（i）将所述单元中的第一至少一者的阈值电压提高到大于验证电压的第一值，以及
（ii）在每一所述第一至少一个单元的所述阈值电压实质上保持在所述第一值时，将所述单元中的第二至少一者的阈值电压提高到小于所述验证电压的第二值；
其中所述第一页和第二页中的每一者的至少一个位被存储在所述单元中的每一者中。
10.根据权利要求9所述的方法，其中所述单元共享所述非易失性存储器的共同字线。
11.根据权利要求9所述的方法，其中所述将所述至少两个多位存储在所述多个单元中导致各自位模式被存储在每一所述至少一个单元中。
12.根据权利要求9所述的方法，其中所述将所述至少两个多位存储在所述多个单元中导致仅各自位模式的一部分被存储在每一所述至少一个单元中。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8073648B2 (en) * 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
US7613045B2 (en) * 2007-11-26 2009-11-03 Sandisk Il, Ltd. Operation sequence and commands for measuring threshold voltage distribution in memory
US8111548B2 (en) * 2008-07-21 2012-02-07 Sandisk Technologies Inc. Programming non-volatile storage using binary and multi-state programming processes
US8089805B2 (en) 2008-11-20 2012-01-03 Micron Technology, Inc. Two-part programming methods and memories
US7978511B2 (en) 2009-05-28 2011-07-12 Micron Technology, Inc. Data line management in a memory device
US8473809B2 (en) * 2009-11-20 2013-06-25 Sandisk Technologies Inc. Data coding for improved ECC efficiency
US8345482B2 (en) 2010-12-15 2013-01-01 Micron Technology, Inc. Methods for segmented programming and memory devices
US9053819B2 (en) 2012-07-11 2015-06-09 Sandisk Technologies Inc. Programming method to tighten threshold voltage width with avoiding program disturb
US9076545B2 (en) 2013-01-17 2015-07-07 Sandisk Tecnologies Inc. Dynamic adjustment of read voltage levels based on memory cell threshold voltage distribution
US8913428B2 (en) 2013-01-25 2014-12-16 Sandisk Technologies Inc. Programming non-volatile storage system with multiple memory die
US9026757B2 (en) 2013-01-25 2015-05-05 Sandisk Technologies Inc. Non-volatile memory programming data preservation
US9058880B2 (en) * 2013-02-04 2015-06-16 National Tsing Hua University Unequal bit reliability information storage method for communication and storage systems
US9117530B2 (en) 2013-03-14 2015-08-25 Sandisk Technologies Inc. Preserving data from adjacent word lines while programming binary non-volatile storage elements
US9009568B2 (en) 2013-08-09 2015-04-14 Sandisk Technologies Inc. Sensing parameter management in non-volatile memory storage system to compensate for broken word lines
US9911488B2 (en) 2015-10-22 2018-03-06 Sandisk Technologies Llc Three dimensional non-volatile memory with shorting source line/bit line pairs
US9715924B2 (en) 2015-10-22 2017-07-25 Sandisk Technologies Llc Three dimensional non-volatile memory with current sensing programming status
US9865352B2 (en) * 2015-10-28 2018-01-09 Sandisk Technologies, Llc Program sequencing
US9734912B2 (en) 2015-11-25 2017-08-15 Macronix International Co., Ltd. Reprogramming single bit memory cells without intervening erasure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1777960A (zh) * 2003-03-05 2006-05-24 桑迪斯克公司 利用自升压技术来避免编程干扰的与非闪存
CN1776822A (zh) * 2004-11-19 2006-05-24 旺宏电子股份有限公司 非易失性记忆体的编程方法及装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
JP3159105B2 (ja) * 1997-02-21 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置及びその書込方法
US6333871B1 (en) * 1998-02-16 2001-12-25 Hitachi, Ltd. Nonvolatile semiconductor memory including a controller for providing an improved reprogram operation
JP2001093288A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
JP2001126490A (ja) * 1999-10-25 2001-05-11 Hitachi Ltd 不揮発性半導体多値記憶装置の書込み方法
KR100356897B1 (ko) * 2000-03-30 2002-10-19 주식회사 텔레게이트 휴대용 데이터 저장 장치
JP2002197878A (ja) * 2000-12-26 2002-07-12 Hitachi Ltd 半導体装置及びデータ処理システム
JP4170952B2 (ja) * 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
JP4589675B2 (ja) * 2004-08-02 2010-12-01 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
US7230851B2 (en) * 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
US7196928B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US20070086244A1 (en) * 2005-10-17 2007-04-19 Msystems Ltd. Data restoration in case of page-programming failure
KR101194841B1 (ko) * 2006-12-28 2012-10-25 삼성전자주식회사 메모리 셀 프로그래밍 방법
KR101177278B1 (ko) * 2007-10-08 2012-08-24 삼성전자주식회사 비휘발성 메모리 셀 프로그래밍 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1777960A (zh) * 2003-03-05 2006-05-24 桑迪斯克公司 利用自升压技术来避免编程干扰的与非闪存
CN1776822A (zh) * 2004-11-19 2006-05-24 旺宏电子股份有限公司 非易失性记忆体的编程方法及装置

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Publication number Publication date
US20080259684A1 (en) 2008-10-23
CN101573763A (zh) 2009-11-04
US8059456B2 (en) 2011-11-15

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