CN101572216B - 控制刻蚀方法及刻蚀装置的控制装置 - Google Patents
控制刻蚀方法及刻蚀装置的控制装置 Download PDFInfo
- Publication number
- CN101572216B CN101572216B CN2008101053034A CN200810105303A CN101572216B CN 101572216 B CN101572216 B CN 101572216B CN 2008101053034 A CN2008101053034 A CN 2008101053034A CN 200810105303 A CN200810105303 A CN 200810105303A CN 101572216 B CN101572216 B CN 101572216B
- Authority
- CN
- China
- Prior art keywords
- etching
- film
- preset range
- control
- etching technics
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
一种控制刻蚀方法,包括:获取同一批生长的薄膜的厚度的平均值;判断平均值是否超出预定范围;若平均值超出预定范围,进行附加刻蚀工艺和标准刻蚀工艺;若在预定范围内,进行标准刻蚀工艺。相应地,本发明还提供一种控制刻蚀装置。本发明通过对同一批生长的薄膜的厚度计算其平均值,对于平均值超出预定范围的该批薄膜在进行标准刻蚀工艺之前或者之后进行附加刻蚀的时候,均采用相同的附加刻蚀的参数,故避免了现有技术的在进行附加刻蚀前对每片半导体衬底上的薄膜进行测试、和调整附加刻蚀的参数步骤,节约了工艺过程,缩短了整个刻蚀过程的时间。
Description
技术领域
本发明涉及半导体技术领域,特别涉及控制刻蚀方法及刻蚀装置的控制装置。
背景技术
先进的半导体过程控制技术(Advanced Process Control,APC)研究的目的就是有效的监控工艺过程与机台,以提高良率和总体设备效能。
APC技术在半导体业的应用研究已近十年。然而真正引起人们注意还是在最近这几年,随着半导体工艺技术进入90nm,半导体器件加工时的工艺窗口非常狭小,这就对集成电路设备和检测设备制造商提出了比以往严格得多的工艺控制要求,以往的统计过程控制(SPC)和单独对某一参数的控制方法已经不能适应当前的工艺技术要求,因而APC成为一种必不可少的关键技术。APC技术作为一种主要的解决方案逐渐得到了包括半导体设备供应商、测量设备供应商以及制造厂商(Fab)等的认同,目前已经在CMP、CVD、光刻和刻蚀等工艺中逐步推广应用。APC的目的是解决工艺过程中各项参数和性能指标漂移的问题、减短测量所需时间、及时纠正误差,它的实施有助于提高生产率、降低能耗、改善产品质量和连续性、以及改善工艺的安全性等。使得工艺设备能够实现更加严格的工艺窗口,满足未来65nm技术节点或以下工艺技术的要求。
现有技术公开了一种采用先进工艺控制技术控制半导体器件的临界尺寸的方法,参照图1,首先,执行步骤210,对半导体衬底进行初始工艺,所述初始工艺为光刻,一旦初始工艺完成,执行步骤220,采用测试工具进行精确测试,测试数据送往计算机系统以便用于调整后续的半导体衬底上进行的工艺。
接着,执行步骤230,对半导体衬底进行标准刻蚀步骤。比如,标准刻蚀工艺为了刻蚀出半导体衬底上的临界尺寸的子结构,比如多晶硅栅极结构,作为优选,标准刻蚀过程中的临界尺寸比目标临界尺寸要大,一旦标准刻蚀工艺完成,执行步骤240,执行标准刻蚀工艺测试工艺。
一旦获得标准刻蚀工艺测试数据,执行步骤250,采用光刻工艺后的测试数据和标准刻蚀工艺后的测试数据分析半导体衬底上的临界尺寸。
接着,执行步骤260,确定半导体衬底上的子结构的临界尺寸是否在预定范围内,处理基于光刻工艺后测试数据和标准刻蚀工艺测试数据获得的临界尺寸数据,与预置的最小尺寸和预置的最大尺寸相比较,当确认临界尺寸数据小于预置的最小尺寸或者大于最大尺寸时候,半导体衬底上的子结构的临界尺寸超出了可接受的范围。
当确认半导体晶圆的临界尺寸数据位于可接受的范围时候,执行步骤270,刻蚀工艺结束。当确认半导体晶圆的临界尺寸数据超出可接受的范围时候,执行步骤280,对半导体衬底进行第二次刻蚀工艺。包括:确定第二次刻蚀工艺调整的刻蚀量,根据CD分析修改控制参数,确保半导体衬底上具有足够多的保护膜,执行各向异性刻蚀。执行步骤290,进行第二蚀刻工艺后的测试,并根据第二蚀刻工艺后的测试数据分析临界尺寸(250),直至半导体衬底上的子结构的临界尺寸位于可接受的范围。
在专利号为6245581的美国专利中还可以发现更多与上述技术方案相关的信息。
在上述技术方案中,在监控半导体器件的临界尺寸过程中需要测试每个半导体衬底上的薄膜的厚度,然后根据每个半导体衬底的薄膜的厚度进行调整第二刻蚀工艺的制程,比较费时。而在实际工艺中,在刻蚀之前的工艺通常为生长薄膜,在生长工艺中比如采用炉管生长的话,一般放入一批半导体衬底同时生长,因此该批半导体衬底上生长的薄膜的厚度基本相同,无需每片进行测试,同时刻蚀工艺中的参数包括刻蚀时间、功率、电压、气体等参数相同,无需调整这些参数,因此现有技术的对于同一批生长的薄膜刻蚀前进行参数调整以及薄膜厚度的测试工作实际上是浪费时间。
发明内容
本发明解决的问题是提供一种节约时间的控制刻蚀方法和刻蚀装置的控制装置。
为解决上述问题,本发明一种控制刻蚀方法,包括:获取同一批生长的薄膜的厚度的平均值;判断平均值是否超出预定范围;若平均值超出预定范围,进行附加刻蚀工艺和标准刻蚀工艺;若在预定范围内,进行标准刻蚀工艺。
可选地,所述附加刻蚀工艺包括:根据同一批生长的薄膜厚度的平均值与预定范围的差值确定待刻蚀的量;根据待刻蚀的量确定该批薄膜待刻蚀的时间;根据待刻蚀的时间确定刻蚀制程;进行各向异性刻蚀。
可选地,在附加刻蚀工艺进行之后还包括附加刻蚀后的测试步骤,若进行附加刻蚀工艺后,同一批的薄膜的平均厚度仍超出预定范围,继续进行附加刻蚀工艺直至薄膜的厚度的平均值在预定范围内。
可选地,还包括在完成刻蚀之后对最终保留的薄膜进行测试步骤。
可选地,所述刻蚀为形成栅极的位移侧墙中的刻蚀工艺。
相应地,本发明还提供一种刻蚀装置的控制装置,包括:测试单元,用于测试薄膜的厚度;还包括:计算单元,用于计算同一批生长的薄膜的厚度的平均值;控制单元,用于判断平均值是否超出预定,在平均值超出预定范围条件下,控制刻蚀装置进行附加刻蚀工艺和标准刻蚀工艺,平均值在预定范围内条件下,控制刻蚀装置进行标准刻蚀工艺。
可选地,所述控制单元包括附加刻蚀工艺控制单元和标准刻蚀工艺控制单元,所述附加刻蚀工艺控制单元根据同一批生长的薄膜厚度的平均值与预定范围的差值确定待刻蚀的量以及待刻蚀的时间、并根据待刻蚀的时间确定刻蚀制程控制刻蚀装置进行各向异性刻蚀。
可选地,在附加刻蚀工艺进行之后,所述测试单元对附加刻蚀后的薄膜进行测试;附加刻蚀工艺后,同一批的薄膜的平均厚度仍超出预定范围条件下,所述附加刻蚀工艺控制单元控制刻蚀装置继续进行附加刻蚀工艺直至薄膜的厚度的平均值在预定范围内。
可选地,所述测试单元在完成刻蚀之后对最终保留的薄膜进行测试。
与现有技术相比,本技术方案具有以下优点:通过对于同一批生长的薄膜的厚度计算平均值,根据平均值是否超出预定范围,确定对同一批的薄膜进行附加刻蚀工艺和标准刻蚀工艺,故避免了现有技术的在进行刻蚀前对每片半导体衬底上的薄膜进行测试、和调整附加刻蚀参数的步骤,节约了工艺过程,缩短了整个刻蚀过程的时间
本技术方案对于平均值超出预定范围的该批薄膜进行附加刻蚀时候,均采用相同的附加刻蚀的参数,故避免了现有技术的在进行附加刻蚀前对每片半导体衬底上的薄膜进行测试、和调整附加刻蚀参数的步骤,节约了工艺过程,缩短了整个刻蚀过程的时间。
附图说明
图1是现有技术的控制半导体器件的临界尺寸流程示意图;
图2是本发明一个实施例的带有刻蚀装置的控制装置的示意图;
图3是本发明一个实施例的控制单元的内部结构示意图;
图4是采用图2的刻蚀装置的控制装置实现的控制刻蚀方法的流程示意图;
图5是附加刻蚀工艺的具体流程示意图;
图6、图7是采用图2的刻蚀装置的控制装置实现的不同控制刻蚀方法的流程示意图;
图8是不同批次生长的薄膜厚度的分布;
图9至11是采用图2的刻蚀装置的控制装置控制栅极的位移侧墙的形成过程的结构示意图;
具体实施方式
本发明通过对于同一批生长的薄膜的厚度计算平均值,根据平均值是否超出预定范围,确定对同一批的薄膜进行附加刻蚀工艺和标准刻蚀工艺,故避免了现有技术的在进行刻蚀前对每片半导体衬底上的薄膜进行测试、和调整附加刻蚀参数的步骤,节约了工艺过程,缩短了整个刻蚀过程的时间
本发明对于平均值超出预定范围的该批薄膜进行附加刻蚀时候,均采用相同的附加刻蚀的参数,故避免了现有技术的在进行附加刻蚀前对每片半导体衬底上的薄膜进行测试、和调整附加刻蚀参数的步骤,节约了工艺过程,缩短了整个刻蚀过程的时间。
本发明首先给出一种刻蚀装置的控制装置,包括:测试单元,用于测试薄膜的厚度;还包括:计算单元,用于计算同一批生长的薄膜的厚度的平均值;控制单元,用于判断平均值是否超出预定,在平均值超出预定范围条件下,控制刻蚀装置进行附加刻蚀工艺和标准刻蚀工艺,平均值在预定范围内条件下,控制刻蚀装置进行标准刻蚀工艺。
具体请参照图2,图2给出带有本发明的刻蚀装置的控制装置结构示意图,包括:第一测试单元103,用于测试刚生长出来的薄膜的厚度;第二测试单元105,用于刻蚀工艺之后测试薄膜的尺寸;还包括:计算单元102,用于计算同一批生长的薄膜的厚度的平均值;控制单元101,用于判断平均值是否超出预定范围,在平均值超出预定范围条件下,控制刻蚀装置104进行附加刻蚀工艺和标准刻蚀工艺,平均值在预定范围内条件下,控制刻蚀装置104进行标准刻蚀工艺。所述计算单元102和控制单元101通常集成在一个微处理器内。
在附加刻蚀工艺进行之后,所述第二测试单元105对附加刻蚀后的薄膜进行测试以及在完成刻蚀之后对最终保留的薄膜进行测试。
同时,为了清楚显示,上述图2中也将生长设备和半导体衬底106、长有薄膜的半导体衬底106A以及薄膜经过刻蚀的半导体衬底106B图示于图2中。
参照图3,所述控制单元101进一步包括附加刻蚀工艺控制单元220和标准刻蚀工艺控制单元230,所述附加刻蚀工艺控制单元220根据同一批生长的薄膜厚度的平均值与预定范围的差值确定待刻蚀的量以及待刻蚀的时间、并根据待刻蚀的时间确定刻蚀制程控制刻蚀装置进行各向异性刻蚀。
附加刻蚀工艺后,同一批的薄膜的平均厚度仍超出预定范围条件下,所述附加刻蚀工艺控制单元220控制刻蚀装置继续进行附加刻蚀工艺直至薄膜的厚度的平均值在预定范围内。
所述标准刻蚀工艺和附加刻蚀工艺在同一刻蚀装置104中进行,还可以在不同刻蚀装置中进行,在此不应过多限制保护范围。所述第一测试单元103、第二测试单元105可以为同一个测试单元,本发明为了在图中清楚表示,分为两个测试单元,在此不应过多限制本发明的保护范围。另外,上述控制单元101、计算单元102还可以集成在刻蚀装置内,甚至第一测试单元103、第二测试单元105也可以集成在刻蚀装置内,在此不应过多限制本发明的保护范围。
结合图2、3和图4下面给出采用上述刻蚀装置的控制装置控制刻蚀方法的详细说明。
提供一批半导体衬底106,执行步骤320,在生长设备中在半导体衬底106上生长薄膜。经过生长设备的生长薄膜,半导体衬底106变为106A。
所述薄膜可以为导电薄膜,比如多晶硅、金属等,还可以为绝缘介质薄膜,比如为氧化硅、氮化硅、氮氧化硅、或其组合,还可以为高介电常数或者低介电常数薄膜。
所述生长设备可以为各种沉积设备,比如物理气相沉积装置、化学气相沉积装置以及炉管生长装置等。在生长设备中生长薄膜为在一批半导体衬底106上同时进行。
接着,执行步骤330,采用第一测试单元103测试一批半导体衬底106上的薄膜的厚度,由于同一批生长的薄膜的厚度相差不大,因此,在测试时候可以测试一批半导体衬底106中的全部或者部分,然后第一测试单元103把该批薄膜的厚度的值发送至计算单元102以计算该批生长的薄膜的厚度的平均值,即如图4中的步骤340所示。
然后,计算单元102将该批薄膜的厚度的平均值发送至控制单元101,控制单元101判断该同一批生长的薄膜的厚度的平均值是否在预定范围内?即执行图4中的步骤350,所述预定范围的数值预先设定在控制单元101内。该预定范围的数值为采用标准刻蚀工艺去掉的薄膜的量加上目标要保留的薄膜的量。在实际工艺中,一般生长的薄膜的厚度比预定范围要大,防止薄膜过薄导致报废。
若判断结果为“是”,执行步骤380,刻蚀装置104进行标准刻蚀工艺,所述标准刻蚀工艺是将生长设备生长出的具有预定范围的薄膜刻蚀形成的目标厚度的工艺。在半导体工艺中,该标准刻蚀工艺制程根据目标厚度以及材料设定为固定,而仅对厚度不在预定范围的薄膜进行附加刻蚀工艺,以便加快整个刻蚀过程。
然后,执行步骤390,采用第二测试单元105进行标准刻蚀工艺后的测试,此时测试目的是为监控刻蚀工艺中的异常。
若步骤350的判断结果为“否”,即该批薄膜厚度的平均值超出预定范围,则执行步骤360,控制单元101控制刻蚀装置104进行附加刻蚀工艺。附加刻蚀工艺360的目的为先去除比预定范围多出的薄膜的部分。具体的附加刻蚀工艺360如图5所示,首先控制单元101的附加刻蚀工艺控制单元220根据同一批生长的薄膜的厚度的平均值与预定范围差值确定待刻蚀的量、确定待刻蚀的时间,在控制单元101内部,其根据刻蚀时间分成不同的制程(recipe),故控制单元101的附加刻蚀工艺控制单元220将待刻蚀的时间进行归类,然后获取刻蚀制程,并将该刻蚀制程发送给刻蚀装置104进行附加刻蚀,比较优化的实施例为该附加刻蚀为各向同性刻蚀,以便先整体把薄膜打薄。
然后,执行步骤370,采用第二测试单元105进行附加刻蚀工艺后的测试。该测试步骤目的为检测经过附加刻蚀工艺后,薄膜的厚度是否在预定范围内,第二测试单元105再将该结果发送至计算单元102,计算单元102获取该批附加刻蚀过的薄膜的平均值,然后将该平均值发送至控制单元101,控制单元101将该平均值与预定范围进行比较,若在预定范围内,则执行步骤380,进行标准刻蚀工艺;若还超出预定范围,则继续根据平均值获取平均值与预定范围的差值,确定待刻蚀的量、确定待刻蚀时间,获取刻蚀制程,控制刻蚀装置104进行附加刻蚀,直至获得的薄膜的平均值处于预定范围之内,再执行标准刻蚀工艺(380)和进行标准刻蚀工艺后的测试(390)。在一般情况下,仅经过一次附加刻蚀工艺即可满足要求。
上述刻蚀装置的控制装置控制刻蚀方法的实施例还可以有所变形,参照图6,与图4中的控制刻蚀方法不同点在于,若同一批生长的薄膜厚度的平均值超出预定范围,首先执行标准刻蚀工艺(380)以及标准刻蚀工艺后的测试(390),然后再进行附加刻蚀工艺后的测试(370)。其余步骤与图4中相同,在此不加赘述。
同时,上述附加刻蚀工艺中的制程若比较准确的话,在进行附加刻蚀工艺步骤之后还可以不进行附加刻蚀工艺后的测试,如图7对应图4无附加刻蚀工艺后的测试的刻蚀方法流程示意图。
图8给出不同批次生长的薄膜厚度的分布,横坐标对应不同的半导体衬底数(即图8中晶片数),纵坐标对应薄膜的厚度,其中区域A内的半导体衬底为同一批生长薄膜,区域B内的半导体衬底为同一批生长薄膜,区域C内的半导体衬底为同一批生长薄膜。可以看出,同一批生长的薄膜厚度几乎相同。
本发明还给出采用上述控制刻蚀方法和刻蚀装置形成栅极的位移侧墙(off-set spacer)的实施例。图9至11给出采用图2的刻蚀装置的控制装置控制栅极的位移侧墙的形成过程的结构示意图。
首先参照图9,提供一批半导体衬底11,所述半导体衬底11还包括形成于其上的栅介质层(未示出)。半导体衬底11上还形成有栅极14。
在半导体衬底11上的栅极14上和其两侧依次生长第一介质层12和第二介质层13,所述第一介质层12、第二介质层13可以为氧化硅、氮化硅、氮氧化硅或者其组合,作为本实施例的一个优化技术方案,所述第一介质层12为氧化硅,第二介质层为氮化硅。所述生长氧化硅和氮化硅的工艺采用炉管方式成批生长。
由于后续形成位移侧墙中仅刻蚀氮化硅层。故本实施例中第一测试单元103仅需测试该批生长的氮化硅即第二介质层13的厚度h,第一测试单元103将该批的氮化硅的厚度发送至计算单元102,计算其平均值,然后计算单元102将该平均值发送至控制单元101,控制单元101判断该第二介质层13的厚度超出预定范围,需要进行附加刻蚀。于是控制单元101的附加刻蚀工艺控制单元220根据第二介质层13的平均值与预定范围差值确定待刻蚀的量、确定待刻蚀的时间,并获取刻蚀制程,控制刻蚀装置104进行附加刻蚀,由于该第二介质层13整体偏厚,因此实行的是各向同性刻蚀,进行整体打薄,如图10所示,经附加刻蚀之后,第二介质层13被减薄,形成第二介质层13a。经过附加刻蚀工艺后的测试(可选)发现第二介质层13a在预定范围内,于是控制单元101的标准刻蚀工艺控制单元230控制刻蚀装置104执行标准刻蚀工艺,参照图11所示,本实施例中标准刻蚀工艺为各向异性的刻蚀方法,形成位移侧墙13b。
上述形成位移侧墙13b的标准刻蚀工艺之后需要测试最终留下的位移侧墙13b的尺寸是否符合要求,以便对标准刻蚀过程加以监控。在测试时候,主要采用第二测试单元105测试位移侧墙13b的如图11中b的尺寸。
同样,上述附加刻蚀工艺与标准刻蚀工艺次序可以相互替换,在此不应限制保护范围。
本发明通过对于同一批生长的薄膜的厚度计算平均值,根据平均值是否超出预定范围,确定对同一批的薄膜进行附加刻蚀工艺和标准刻蚀工艺,故避免了现有技术的在进行刻蚀前对每片半导体衬底上的薄膜进行测试、和调整附加刻蚀参数的步骤,节约了工艺过程,缩短了整个刻蚀过程的时间
本发明对于平均值超出预定范围的该批薄膜进行附加刻蚀时候,均采用相同的附加刻蚀的参数,故避免了现有技术的在进行附加刻蚀前对每片半导体衬底上的薄膜进行测试、和调整附加刻蚀参数的步骤,节约了工艺过程,缩短了整个刻蚀过程的时间。
虽然本发明已以较佳实施例披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (7)
1.一种控制刻蚀方法,其特征在于,包括:
获取同一批生长的薄膜的厚度的平均值;
判断平均值是否超出预定范围;
若平均值超出预定范围,进行附加刻蚀工艺和标准刻蚀工艺;
所述附加刻蚀工艺包括:
根据同一批生长的薄膜厚度的平均值与预定范围的差值确定待刻蚀的量;
根据待刻蚀的量确定该批薄膜待刻蚀的时间;
根据待刻蚀的时间确定刻蚀制程;
进行各向异性刻蚀;
若在预定范围内,进行标准刻蚀工艺。
2.根据权利要求1所述的控制刻蚀方法,其特征在于,在附加刻蚀工艺进行之后还包括附加刻蚀后的测试步骤,若进行附加刻蚀工艺后,同一批的薄膜的平均厚度仍超出预定范围,继续进行附加刻蚀工艺直至薄膜的厚度的平均值在预定范围内。
3.根据权利要求1所述的控制刻蚀方法,其特征在于,还包括在完成刻蚀之后对最终保留的薄膜进行测试步骤。
4.根据权利要求1所述的控制刻蚀方法,其特征在于,所述刻蚀为形成栅极的位移侧墙中的刻蚀工艺。
5.一种刻蚀装置的控制装置,包括:
测试单元,用于测试薄膜的厚度;
其特征在于,还包括:
计算单元,用于计算同一批生长的薄膜的厚度的平均值;
控制单元,用于判断平均值是否超出预定,在平均值超出预定范围条件下,控制刻蚀装置进行附加刻蚀工艺和标准刻蚀工艺,平均值在预定范围内条件 下,控制刻蚀装置进行标准刻蚀工艺;
所述控制单元包括附加刻蚀工艺控制单元和标准刻蚀工艺控制单元,所述附加刻蚀工艺控制单元根据同一批生长的薄膜厚度的平均值与预定范围的差值确定待刻蚀的量以及待刻蚀的时间、并根据待刻蚀的时间确定刻蚀制程控制刻蚀装置进行各向异性刻蚀。
6.根据权利要求5所述的刻蚀装置的控制装置,其特征在于,在附加刻蚀工艺进行之后,所述测试单元对附加刻蚀后的薄膜进行测试;
附加刻蚀工艺后,同一批的薄膜的平均厚度仍超出预定范围条件下,所述附加刻蚀工艺控制单元控制刻蚀装置继续进行附加刻蚀工艺直至薄膜的厚度的平均值在预定范围内。
7.根据权利要求5所述的刻蚀装置的控制装置,其特征在于,所述测试单元在完成刻蚀之后对最终保留的薄膜进行测试。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2008101053034A CN101572216B (zh) | 2008-04-28 | 2008-04-28 | 控制刻蚀方法及刻蚀装置的控制装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2008101053034A CN101572216B (zh) | 2008-04-28 | 2008-04-28 | 控制刻蚀方法及刻蚀装置的控制装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101572216A CN101572216A (zh) | 2009-11-04 |
CN101572216B true CN101572216B (zh) | 2011-01-12 |
Family
ID=41231521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2008101053034A Expired - Fee Related CN101572216B (zh) | 2008-04-28 | 2008-04-28 | 控制刻蚀方法及刻蚀装置的控制装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101572216B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102945802B (zh) * | 2012-11-28 | 2015-04-01 | 上海华力微电子有限公司 | 湿法刻蚀装置及其刻蚀方法 |
CN104465368B (zh) * | 2014-11-28 | 2017-07-07 | 上海华力微电子有限公司 | 一种接触孔刻蚀装置及刻蚀方法 |
CN106783697A (zh) * | 2017-02-14 | 2017-05-31 | 上海华虹宏力半导体制造有限公司 | 一种增强半导体工艺中补值精确性的方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6245581B1 (en) * | 2000-04-19 | 2001-06-12 | Advanced Micro Devices, Inc. | Method and apparatus for control of critical dimension using feedback etch control |
-
2008
- 2008-04-28 CN CN2008101053034A patent/CN101572216B/zh not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6245581B1 (en) * | 2000-04-19 | 2001-06-12 | Advanced Micro Devices, Inc. | Method and apparatus for control of critical dimension using feedback etch control |
Also Published As
Publication number | Publication date |
---|---|
CN101572216A (zh) | 2009-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100847368B1 (ko) | 식각 선택도를 제어하기 위한 방법 및 장치 | |
CN106444365B (zh) | 晶圆刻蚀的控制方法及晶圆制造方法 | |
US7596421B2 (en) | Process control system, process control method, and method of manufacturing electronic apparatus | |
US8892237B2 (en) | Systems and methods for fabricating semiconductor device structures using different metrology tools | |
JP2003536245A (ja) | フィードバックエッチング制御を用いて臨界寸法を制御するための方法および装置 | |
TW201033844A (en) | Advanced process control method and system | |
CN1905134A (zh) | 控制半导体装置栅极形成的方法 | |
US20110130861A1 (en) | Semiconductor manufacturing apparatus and control system and control method therefor | |
CN101572216B (zh) | 控制刻蚀方法及刻蚀装置的控制装置 | |
CN104730858A (zh) | 采用反馈控制改善晶圆图案化的均匀性 | |
US8394719B2 (en) | System and method for implementing multi-resolution advanced process control | |
CN112002640A (zh) | 监控退火工艺稳定性的方法 | |
CN1196186C (zh) | 剥除时间反馈控制以减少剥除后晶体管栅极临界尺寸变化 | |
US20090299512A1 (en) | Semiconductor manufacturing system and method | |
US20210050191A1 (en) | Methods and systems for plasma processing tool matching after preventative maintenance | |
US7674350B2 (en) | Feature dimension control in a manufacturing process | |
JP4987274B2 (ja) | 工程制御システム、工程制御方法及び電子装置の製造方法 | |
CN101441407A (zh) | 光刻尺寸超规格的修正刻蚀方法 | |
CN103050421A (zh) | 刻蚀控制方法 | |
US7200459B1 (en) | Method for determining optimal photolithography overlay targets based on process performance and yield in microelectronic fabrication | |
US6633793B2 (en) | Method to reduce lot-to-lot variation of array threshold voltage in a DRAM device | |
CN101819917B (zh) | 半导体装置的制造方法及系统 | |
CN101593685B (zh) | 栅极形成方法 | |
CN112133631B (zh) | 改善栅极刻蚀形貌稳定性的方法和刻蚀设备 | |
CN100517580C (zh) | 半导体器件栅极的制作方法及调整方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110112 Termination date: 20190428 |
|
CF01 | Termination of patent right due to non-payment of annual fee |