CN101572047A - 用于显示器的数据同步方法及其相关装置 - Google Patents

Abstract

为了避免因传输线太长而造成数据同步失败，本发明提供一种用于一显示器的一传送端的数据同步方法，包含有利用多个第一信号线对，以特定连结方式耦接该传送端与多个接收端；传送一晶体管逻辑信号型态的一同步信号至该多个接收端；在传送该同步信号之后经过第一时间，通过该多个第一信号线对，传送具有一差动信号型态的一同步起始接收信号至该多个接收端；在传送该同步起始接收信号之后经过第二时间，通过该多个第一信号线对，传送一数据信号至该多个接收端。该同步信号的有效时间大于该同步起始接收信号的有效时间。

Description

用于显示器的数据同步方法及其相关装置

技术领域

本发明是关于一种同步方法及其相关装置，尤指一种用于一显示器的同步接收数据的方法及其相关传输装置。

背景技术

在平面显示器中，驱动系统由一时序控制器(Timing Controller)、源极驱动器(Source Drivers)以与栅极驱动器(Gate Drivers)所组成。时序控制器接收低电压差动信号(Low Voltage Differential Signal，LVDS)后，产生显示面板所需的数据内容，再经由传输接口传送至源极驱动器。源极驱动器则将数据内容转换成显示面板的电压驱动信号。时序控制器与源极驱动器之间具有多种信号传输接口，在数据及频率传输通常利用多准位差动信号、低摆幅差动信号(Reduced Swing Differential Signal，RSDS)及微低电压差动信号(Mini Low Voltage Differential Signal，mini-LVDS)接口等差动信号接口，而控制信号(例如同步及极性信号)传输通常利用晶体管逻辑(Transistor-to-Transistor Logic，TTL)信号接口。其中，多准位差动信号利用多个电流准位及方向定义信号的种类与逻辑态，可视为多个不同准位的低摆幅差动信号组合，因此比起低摆幅差动信号可携带更多的信息量。此外，信号的传输方式大致包含级联(Cascade)、总线(Bus Type)及特定连结(Dedicated Type Signaling)架构。

在源极驱动器中，输出电压驱动信号的时间是由时序控制器所产生的同步信号所控制。请参考图1至图3，图1至图3为现有显示器采用不同传输架构的驱动系统10、20及30的示意图。驱动系统10至30皆包含一时序控制器TCON及源极驱动器CD(N-2)、CD(N-1)及CD(N)，并利用晶体管逻辑信号接口来传输同步信号，及利用差动信号接口来传输频率及数据信号。

在驱动系统10中，一同步信号SYNC及一频率信号CLK藉由总线架构，通过不同信号线传送至源极驱动器CD(N-2)～CD(N)；数据信号DATA1～DATA3则藉由特定连结架构输出，且每一数据信号具有一差动信号对(Differential Signaling Pair)。

在驱动系统20中，同步信号SYNC藉由总线架构传送至源极驱动器CD(N-2)～CD(N)；频率信号CLK则藉由级联架构依序由时序控制器TCON传送至源极驱动器CD(N)；数据信号DATA1～DATA3同样藉由特定连结架构输出，但每一数据信号具有两差动信号对(Differential Signaling Pair)，因此需要四条信号线。

在驱动系统30中，同步信号SYNC为级联架构；频率信号CLK1～CLK3藉由特定连结架构分别传送至源极驱动器CD(N-2)～CD(N)；数据信号DATA1～DATA3亦为特定连结架构，且每一数据信号具有一差动信号对。

在驱动系统10～30中，同步信号SYNC的功用在于使每个源极驱动器得知时序控制器TCON何时传送出第一个数据信号。当时序控制器TCON传送同步信号SYNC之后，会先等待固定数量的半频率周期，再传送第一个数据信号。另一方面，源极驱动器CD(N-2)～CD(N)在接收到对应的同步信号SYNC时，也等待相同时间，再开始接收信号，并认定第一个位为数据信号。

然而，随着市场需求，显示器逐渐往大尺寸的方向发展，因此在驱动系统中从时序控制器至不同源极驱动器的信号线长度差异越来越大，导致每一信号线的负载程度相差越来越多，而越长的信号线具有越大的负载。负载效应将降低信号线中信号爬升(Rising)或下降(Falling)的速度。此外，同步信号为晶体管逻辑信号型式，其逻辑摆幅大于差动信号型式，因此同步信号转换逻辑高低态的时间比较长。

请参考图4及图5，图4及图5为现有大尺寸显示器的驱动系统10～30中源极驱动器CD(N-2)～CD(N)的接收时序的波形图。其中，图4绘示了同步信号SYNC被负载影响的可能情形，而图5则绘示了同步信号SYNC被传输线长影响的可能情形。在图4及图5中，源极驱动器CD(N-2)～CD(N)设定为在接收到同步信号SYNC之后，等待2个半频率周期才开始接收数据信号DATA，且同步信号SYNC的波形S1为理想波形，其在频率区间C1上升至高准位(0.7倍的供电电压)。此外，图4及图5仅同步信号SYNC的波形S2及S3不同，其余部分皆相同。因此，在理想运作上，源极驱动器CD(N-2)～CD(N)应将信号区间A视为第一个数据位。然而，由于同步信号线负载不同而造成不同信号偏移率，图4中对应于源极驱动器CD(N-1)及CD(N)的波形S2及S3分别在频率区间C2及C3才上升至高准位。如此一来，源极驱动器CD(N-1)及CD(N)分别错误认定信号区间B及C为第一个数据位。

另外，由于同步信号线长差异大，造成同步信号SYNC到达源极驱动器CD(N-2)～CD(N)的时间差。图5的波形S2及S3分别显示同步信号SYNC在频率区间C2及C3才到达源极驱动器CD(N-1)及CD(N)，同样造成源极驱动器CD(N-1)及CD(N)分别错误认定信号区间B及C为第一个数据位。

由上可知，现有同步信号为晶体管逻辑信号型式，且通过总线或级联架构来传送，加上信号线长差别太大，使得现有同步信号到达不同源极驱动器的时间有差别(往往大于一个半频率周期)，以及信号偏移率差别大大，造成源极驱动器错误判断第一数据位的位置。

发明内容

因此，本发明提供一种用于一显示器的数据同步方法及其相关装置，其藉由嵌入一同步控制信号于特定连结架构的差动数据线中，以降低同步控制信号失真的影响，进而达到同步效果。

本发明是揭露一种用于一显示器的一传送端的数据同步方法，包含有利用多个第一信号线对，以特定连结方式耦接该传送端与多个接收端；传送一晶体管逻辑信号型态的一同步信号至该多个接收端；在传送该同步信号之后经过第一时间，通过该多个第一信号线对，传送具有一差动信号型态的一同步起始接收信号至该多个接收端；以及在传送该同步起始接收信号之后经过第二时间，通过该多个第一信号线对，传送一数据信号至该多个接收端。其中，该同步信号的有效时间大于该同步起始接收信号的有效时间。

本发明还揭露一种用于一显示器的一接收端的数据同步方法，包含有检测一同步信号；根据该同步信号，由一数据模式转换至一同步模式；在该同步模式期间，检测并接收一同步起始接收信号；在该同步起始接收信号的有效时间结束时，先等待一预定时间，再开始接收一数据信号；以及在该预定时间期间，根据该同步信号的准位变化，由该同步模式转换至该数据模式。其中，该同步起始接收信号的有效时间小于该同步信号的有效时间。

本发明还揭露一种用于一显示器的数据同步装置，包含有第一信号输出模块、第二信号输出模块、多个接收器及多个第一信号线对。该第一信号输出模块用来输出一晶体管逻辑信号型态的一同步信号。该第二信号输出模块用来在该第一信号输出模块输出该同步信号之后经过第一时间，输出一差动信号型态的一同步起始接收信号，且在输出该同步起始接收信号之后经过第二时间，输出一数据信号。该多个接收器用来根据该同步信号，转换于一数据模式与一同步模式之间。其中，每一接收器包含有第一信号接收模块及第二信号接收模块。该第一信号接收模块用来检测该同步信号；该第二信号接收模块用来在该同步模式期间，接收一同步起始接收信号，并在该同步起始接收信号的有效时间结束时，先等待小于该第二时间的第三时间，再开始接收该数据信号。该多个第一信号线对以特定连结方式耦接于该第二信号输出模块与该多个接收器的第二信号接收模块，用来传送该同步起始接收信号及该数据信号。其中，该同步信号的有效时间大于该同步起始接收信号的有效时间。

附图说明

图1至图3为现有显示器的驱动系统的示意图。

图4及图5为现有大尺寸显示器的驱动系统中源极驱动器的接收时序的波形图。

图6分别为本发明实施例用于一显示器的一传送端中数据同步流程的流程图。

图7分别为本发明实施例用于一显示器的一接收端中数据同步流程的流程图。

图8为本发明实施例一时序控制器及一源极驱动器的信号波形及通信协议的示意图。

图9为本发明实施例一时序控制器及一源极驱动器的信号波形及通信协议的示意图。

图10为本发明实施例用于一显示器的数据同步装置的示意图。

主要组件符号说明

10、20、30    驱动系统

TCON、88      时序控制器

SYNC          同步信号

60、70        数据同步流程

A、B、C       信号区间

CLKN、CLKP      频率信号线

DATAN、DATAP    第一信号线

Thc             半频率周期时间长度

D1              数据信号

80              数据同步装置

800             第一信号输出模块

810             第二信号输出模块

830             第三信号输出模块

LC1、LC2、LC3   第一信号线对

LS              第二信号线

LD1、LD2、LD3   第三信号线对

822、842、862   第一信号接收模块

824、844、864   第二信号接收模块

DATA1、DATA2、DATA3                  数据信号

C1、C2、C3、C4、C5                   频率区间

CLK、CLK1、CLK 2、CLK 3              频率信号

S1、S2、S3、SS1、SS2、SS3            同步信号波形

T1、T2、T3、T4、T5、T6、T7           时间

CD(N-2)、CD(N-2)、CD(N)、82、84、86  源极驱动器

600、602、604、606、608、700、702、704、706、708、710、712  步骤

具体实施方式

请参考图6，图6分别为本发明一实施例用于一显示器的一传送端中数据同步流程60的流程图。其中，传送端与多个接收端通过多个第一信号线对以特定连结方式耦接。换句话说，每一接收端使用一组独立的第一信号线对。数据同步流程60包含下列步骤：

步骤600：开始。

步骤602：传送一晶体管逻辑信号型态的一同步信号至该多个接收端。

步骤604：在传送该同步信号之后经过第一时间，通过该多个第一信号线对，传送具有一差动信号型态的一同步起始接收信号至该多个接收端，且该同步起始接收信号的有效时间小于该同步信号的有效时间。

步骤606：在传送该同步起始接收信号之后经过第二时间，通过该多个第一信号线对，传送一数据信号至该多个接收端。

步骤608：结束。

根据数据同步流程60中，首先，传输端可利用总线或级联方式传送同步信号至所有接收端。接着，传输端等待第一时间之后，再传送同步起始接收信号，以使所有接收端有足够的时间从一数据模式进入一同步模式，进而准备接收同步起始接收信号。其中，同步起始接收信号的功用在于指示接收端：传输端何时将传送第一个数据信号。因此，传输端在传送同步起始接收信号之后，先等待第二时间，再利用第一信号线对传送一数据信号至接收端。在第二时间内，同步信号的有效时间结束，以触发所有接收端由同步模式进入数据模式，并预备接收数据信号。优选地，传输端预先根据所使用的差动信号型态，编码数据信号与同步起始接收信号。举例来说，若使用的差动信号为低摆幅差动信号，则传输端可编码同步起始接收信号为‘1’，而编码异步起始接收信号为‘0’，而对于数据信号，‘1’及‘0’用来表示数据的逻辑态。另外，若使用二对或多准位差动信号的情况下，传输端可编码同步起始接收信号为‘01’，而其余编码‘00’、‘11’及‘10’为异步起始接收信号；对于数据信号，所有编码用来表示数据的种类及逻辑态。此外，优选地，传输端另以总线、特定连结或级联方式，传送一低摆幅差动信号型态的频率信号至接收端，而第一时间、第二时间、同步信号长度及同步起始接收信号长度皆设定为频率信号的频率半周期的倍数。

为了配合传送端的数据同步流程60，每一接收端根据一特定流程运作。请参考图7，图7分别为本发明一实施例用于一显示器的一接收端中数据同步流程70的流程图。数据同步流程70包含下列步骤：

步骤700：开始。

步骤702：检测一同步信号。

步骤704：根据该同步信号，由一数据模式转换至一同步模式。

步骤706：在该同步模式期间，检测并接收一同步起始接收信号。

步骤708：在该同步起始接收信号的有效时间结束时，先等待第三时间，再开始接收一数据信号。

步骤710：在该第三时间期间，根据该同步信号的准位变化，由该同步模式转换至该数据模式。

步骤712：结束。

根据数据同步流程70，当接收端检测到同步信号时，会由数据模式转至同步模式。在同步模式期间，接收端通过译码第一信号在线的信号，检测同步起始接收信号。对应于数据同步流程60，在低摆幅差动信号的情况下，当接收端译码出‘1’时表示检测到同步起始接收信号并开始接收，而等到译码出‘0’时表示同步起始接收信号的有效时间结束。另外，若是二对或多准位差动信号的情况下，当接收端译码出‘01’时表示检测到同步起始接收信号，而待非‘01’码出现时表示同步起始接收信号的有效时间结束。当同步起始接收信号的有效时间结束时，接收端先等待第三时间，才开始接收数据信号。在第三时间内，当同步信号出现准位变化，如由高态转至低态或由低态转至高态，接收端则从同步模式回到该数据模式，以做好接收数据信号的准备(如内部电路设定)。因此，当第三时间到期时，接收端将所接收的解码(如‘1’、‘0’、‘01’或‘10’)视为数据信号，并判断其数据种类及逻辑态。优选地，第三时间为第二时间减去同步起始接收信号的有效时间。

优选地，传送端实现于一时序控制器，而接收端则实现于源极驱动器。请参考图8，图8为本发明一实施例一时序控制器及一源极驱动器的信号波形及通信协议的示意图。图8显示的波形由上至下为：一同步信号SYNC、源极驱动器的协议状态、差动信号线CLKN及CLKP上的频率波形、第一信号线DATAN及DATAP的信号波形，以及第一信号线DATAN及DATAP上差动信号所对应的编码。在同步信号SYNC中，一波形SS1为时序控制器的输出波形，而一波形SS2为源极驱动器的接收波形，其中两波形由于传输线长度差异，或业界所现有的传送器或芯片本身误差(variation)而出现延迟差异(Skew)。此外，频率信号的一时间长度Thc表示为一频率半周期，而时间T1～T7皆为时间长度Thc的倍数。对于时序控制器，时间T1+T2与时间T4+T5用来传送编码为‘00’的一异步起始接收信号NSYNC_START，而时间T3用来传送编码为‘01’的一同步起始接收信号SYNC_START。对于源极驱动器，在时间T1中，波形SS2上升至一高准位(最大振幅的0.7倍)，并驱动源极驱动器由一数据模式MD进入一同步模式MS。换句话说，在时间T1内，所有源极驱动器会完成内部电路设定，以预备接收同步起始接收信号SYNC_START。相对地，在时间T5中，波形SS2下降至一低准位(最大振幅的0.3倍)，并驱动源极驱动器由同步模式MS回到数据模式MD，以预备接收数据信号。时间T2及T4分别为源极驱动器检测第一信号线DATAN及DATAP上异步起始接收信号NSYNC_START及同步起始接收信号SYNC_START所需要的时间。时间T3用来使源极驱动器检测同步起始接收信号SYNC_START。当同步起始接收信号SYNC_START结束时，源极驱动器先等待时间T7，再开始接收一数据信号D1。

由图8可知，时间T1+T2+T3+T4为同步信号SYNC的有效时间；时间T3为同步起始接收信号SYNC_START的有效时间；时间T1+T2为数据同步流程60的第一时间；时间T6(T3+T4+T5)为第二时间；时间T7为第三时间。因此，数据信号D1即为源极驱动器所接收的第一个数据信号。由于每一源极驱动器使用一组第一信号线DATAN及DATAP(特定连结方式)且差动信号振幅比较小，因此每个源极驱动器接收到数据信号D1的时间误差可以忽略。另外，同步信号SYNC可视为一信号屏蔽，使源极驱动器不会将同步起始接收信号SYNC_START误判成数据信号，或将数据信号D1误判成异步起始接收信号NSYNC_START。特别注意的是，根据传输线架构及源极驱动器内部系统，本领域具通常知识者可调整时间时间T1～T5的长度。举例来说，时间T2与T4也可以省略。

请参考图9，图9为本发明一实施例一时序控制器及一源极驱动器的信号波形及通信协议的示意图。在图9中，同步信号SYNC的一波形SS3显示源极驱动器的接收波形，其由于传输线爬升斜率(Slew Rate)而发生延迟。在时间T1内，每一源极驱动器的波形SS3上升至高准位，并由数据模式MD进入同步模式MS；在时间T5内，波形SS3下降至低准位，并由同步模式MS回到数据模式MD。图9其它部分的工作原理与图8相同，在此不赘述。特别注意的是，根据传输线架构及源极驱动器内部系统，本领域具通常知识者可调整时间时间T1～T5的长度。举例来说，时间T2与T4也可以省略。

请参考图10，图10为本发明一实施例用于一显示器的数据同步装置80的示意图。数据同步装置80用来实现数据同步流程60及70，其包含有第一信号输出模块800、第二信号输出模块810、第三信号输出模块830、源极驱动器82、84及86、第一信号线对LC1～LC3、第二信号线LS及第三信号线对LD1～LD3。第一信号输出模块800、第二信号输出模块810及第三信号输出模块830皆设置于一时序控制器88内。第一信号输出模块800通过第二信号线LS，以级联方式传送具有晶体管逻辑信号型态的一同步信号至源极驱动器82、84及86。第二信号输出模块810用来在第一信号输出模块800输出同步信号之后经过第一时间，通过第一信号线对LC1～LC3，以特定连结方式分别输出一同步起始接收信号，且在输出同步起始接收信号之后经过第二时间，输出一数据信号。第三信号输出模块830通过第三信号线对LD1～LD3，以特定连结方式传送一频率信号。

源极驱动器82～86用来根据同步信号，转换于数据模式与同步模式之间，并分别包含第一信号接收模块822、842及862，以及第二信号接收模块824、844及864。第一信号接收模块822、842及862用来检测同步信号，而第二信号接收模块824、844及864用来在源极驱动器82～86的同步模式期间，接收同步起始接收信号，并在同步起始接收信号的有效时间结束时，先等待第二时间，再开始接收数据信号。数据同步装置80的各组件详细工作原理请参考数据同步流程60及70，在此不赘述。

特别注意的是，本领域具通常知识者可根据系统需求，嵌入不同种类的信号于本发明实施例中的数据信号，如像素数据、系统控制信号或设定信号。

总括来说，本发明将用来指示每个源极驱动器何时接收第一个数据位的信号嵌入差动数据线中，并利用现有技术的同步信号作为信号屏蔽，以避免源极驱动器误判差动数据线的信号种类。因此，藉由特定连结的数据线及差动信号的较小信号摆幅，本发明可使源极驱动器正确且同步地接收数据。

以上所述仅为本发明的优选实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (21)

1.一种用于一显示器的一传送端的数据同步方法，包含有：

利用多个第一信号线对，以特定连结方式耦接该传送端与多个接收端；

传送一晶体管逻辑信号型态的一同步信号至该多个接收端；

在传送该同步信号之后经过第一时间，通过该多个第一信号线对，传送具有一差动信号型态的一同步起始接收信号至该多个接收端；以及

在传送该同步起始接收信号之后经过第二时间，通过该多个第一信号线对，传送一数据信号至该多个接收端；

其中，该同步信号的有效时间大于该同步起始接收信号的有效时间。

2.如权利要求1所述的数据同步方法，其中该数据信号为像素数据(Pixel Data)、系统控制信号、或设定信号。

3.如权利要求1所述的数据同步方法，其中传送该晶体管逻辑信号型态的该同步信号至该多个接收端包含以总线或级联方式，传送该同步信号至该多个接收端。

4.如权利要求1所述的数据同步方法，其还包含根据该差动信号型态，编码该同步起始接收信号及该数据信号。

5.如权利要求1所述的数据同步方法，其还包含以总线、特定连结或级联方式，传送一频率信号至该多个接收端。

6.如权利要求5所述的数据同步方法，其中该第一时间、该第二时间、该同步信号的信号长度及该同步起始接收信号的信号长度是该频率信号的频率半周期的倍数。

7.一种用于一显示器的一接收端的数据同步方法，包含有：

检测一同步信号；

根据该同步信号，由一数据模式转换至一同步模式；

在该同步模式期间，检测并接收一同步起始接收信号，该同步起始接收信号的有效时间小于该同步信号的有效时间；

在该同步起始接收信号的有效时间结束时，先等待第三时间，再开始接收一数据信号；以及

在该第一时间期间，根据该同步信号的准位变化，由该同步模式转换至该数据模式。

8.如权利要求7所述的数据同步方法，其还包含译码该同步起始接收信号及该数据信号。

9.如权利要求7所述的数据同步方法，其还包含接收一频率信号。

10.如权利要求9所述的数据同步方法，其中该同步信号的信号长度、该同步起始接收信号的信号长度及该第一时间是该频率信号的频率半周期的倍数。

11.如权利要求7所述的数据同步方法，其中该数据信号为像素数据(Pixel Data)、系统控制信号、或设定信号。

12.一种用于一显示器的数据同步装置，包含有：

第一信号输出模块，用来输出一晶体管逻辑信号型态的一同步信号；

第二信号输出模块，用来在该第一信号输出模块输出该同步信号之后经过第一时间，输出一差动信号型态的一同步起始接收信号，且在输出该同步起始接收信号之后经过第二时间，输出一数据信号；

多个接收器，用来根据该同步信号，转换于一数据模式与一同步模式之间，每一接收器包含有：

第一信号接收模块，用来检测该同步信号；以及

第二信号接收模块，用来在该同步模式期间，接收一同步起始接收信号，并在该同步起始接收信号的有效时间结束时，先等待小于该第二时间的第三时间，再开始接收该数据信号；以及

多个第一信号线对，以特定连结方式耦接于该第二信号输出模块与该多个接收器的第二信号接收模块，用来传送该同步起始接收信号及该数据信号；

其中，该同步信号的有效时间大于该同步起始接收信号的有效时间。

13.如权利要求12所述的数据同步装置，其中还包含第二信号线，以总线或级联方式耦接于该第一信号输出模块与该多个接收器的第一信号接收模块，用来传送该同步信号。

14.如权利要求12所述的数据同步装置，其中第二信号输出模块还包含根据该差动信号型态，编码该同步起始接收信号及该数据信号。

15.如权利要求12所述的数据同步装置，其还包含第三信号模块，用来输出一频率信号至该多个接收端。

16.如权利要求15所述的数据同步装置，其还包含第三信号线，以总线、特定连结或级联方式耦接于该第三信号模块与该多个接收器，用来传送该频率信号。

17.如权利要求15所述的数据同步装置，其中该第三信号模块设置于一时序控制器中。

18.如权利要求15所述的数据同步装置，其中该第一时间、该第二时间、该第三时间、该同步信号的信号长度及该同步起始接收信号的信号长度是该频率信号的频率半周期的倍数。

19.如权利要求12所述的数据同步装置，其中该第一信号输出模块与该第二信号输出模块设置于一时序控制器中。

20.如权利要求12所述的数据同步装置，其中该多个接收器是源极驱动器。

21.如权利要求12所述的数据同步装置，其中该数据信号为像素数据(Pixel Data)、系统控制信号、或设定信号。

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