CN101567362A - 集成电路及封装、半导体装置以及测试电路的方法 - Google Patents

Abstract

本发明提供集成电路及封装、半导体装置以及测试电路的方法。集成电路封装包含半导体装置及接脚。半导体装置包含第一扫描链和第二扫描链，分别具有输入端口和输出端口。半导体装置更包含至少两个第一焊盘、至少两个第二焊盘以及连接装置。至少两个第一焊盘分别耦接第一扫描链的输入端口和第二扫描链的输出端口。至少两个第二焊盘分别耦接第一扫描链的输出端口和第二扫描链的输入端口。连接装置耦接于第一和第二扫描链之间。本发明降低了集成电路测试结构的测试成本。

Description

集成电路及封装、半导体装置以及测试电路的方法

技术领域

本发明是有关于电子集成电路测试，特别是集成电路在晶圆级测试和封装级测试的电路和方法。

背景技术

现有的集成电路(IC)封装在制造上的相关测试包含芯片探针(Chip-Probe，CP)测试和最终测试(Final Testing，FT)。图12表示由空白晶圆制造集成电路封装成品的流程的示意图。一个空白晶圆经由集成电路制程处理，例如显影(litho graphy)，扩散(diffusion)，蚀刻(etching)，沉积(deposition)及其它方式。在经过集成电路制程处理后，在晶圆上形成具有图案、电子装置以及电子连接线的晶粒(die)阵列。接着进行CP测试，也就是晶圆级测试，使用探针卡经由晶粒的输入焊盘(pad，即焊盘)或输入/输出焊盘提供晶粒测试信号，并且经由晶粒的输出或输入/输出焊盘监视测试结果。通过CP测试的晶粒一般则是利用连接线(bonding wire)、焊丝(solder wire)或其它接点结构，将晶粒上的焊盘电性连接到封装体上进行封装。封装完成后，每一个IC封装则与测试配接器(socket)接触以便进行FT测试，或称为封装级测试，以便验证无故障IC封装，作为销售之用。

每个测试阶段以成本和可靠度来看，均有其独特和必要的角色。在确保晶粒可以正常工作的同时，CP测试更进一步节省了不良晶粒的封装成本，从不良晶粒的分析也可以了解在半导体制程中所发生的各种问题。通过FT测试可以确保IC封装成品适合销售。参考CP测试后，在FT测试中对不良封装成品的故障分析则可以发现由封装制程所单独引起的问题。

随着集成电路设计在复杂度和组件密度上逐渐增加，使用测试用设计技术(Design For Test，DFT)的电路可以改善最终产品(即集成电路封装成品)的可测试性和质量。系统化测试方法也可以提供高质量低成本的测试解决方案。

现有的设计方法包括如下步骤，使用软件设计工具进行集成电路的初始设计，对于整个设计或设计中的个别电路进行完整功能上的仿真，再产生测试向量，用来测试整个设计的完整功能。此测试向量一般是由自动软件工具产生，例如一个自动测试图形产生器(Automatic Test Pattern Generator，ATPG)，其对于IC产品的电路部分提供某种程度的错误检测(fault coverage)或错误模拟。这些测试向量一般则是以计算机可读文件形式提供至自动化测试仪器(Automatic Testing Equipment，ATE)或测试器。此ATE在制造环境下对晶粒进行CP或FT测试。

在CP和最终测试中，使用扫描链是一种传统上可以减少焊盘/接脚(pin)数量、以容纳测试向量的方式。一个扫描链定义为数个逻辑单元(logic cell)的连接串列，其测试方式则是依序地将测试向量的数据元素移位到输入侧逻辑单元，在触发逻辑单元的测试并且测试结果被锁存(latch)在逻辑单元之后，经由此连接串列将测试结果移位到输出侧逻辑单元，以便进行观察。扫描链已属公知技术，其范例可以在许多美国专利上发现，例如美国专利第5,675,589号和第6,738,939号，此处将其整体揭露并入本案参考。一条扫描链传统上需要一个输入接脚/焊盘作为连接到输入侧逻辑单元的入口端口，即输入端口，以及一个输出接脚/焊盘作为连接到输出侧逻辑单元的出口端口，即输出端口。在CP和FT测试中，通常分享具有相同测试向量的相同测试图案(test pattern)。在此结构中，IC测试成本TestCost可以由以下公式计算：

$\mathrm{TestCost}$

$=\#\mathrm{Pattern}*\mathrm{Chain}\_\mathrm{Length}*({\mathrm{UC}}_{\mathrm{CP}}*T_{\mathrm{CP}}+{\mathrm{UC}}_{\mathrm{FT}}*T_{\mathrm{FT}})---\left(1\right)$

$=\#\mathrm{Pattern}*\frac{\#\mathrm{DFF}}{\#\mathrm{Scan}\_\mathrm{Pin}/2}*({\mathrm{UC}}_{\mathrm{CP}}*T_{\mathrm{CP}}+{\mathrm{UC}}_{\mathrm{FT}}*T_{\mathrm{FT}})$

其中，#Pattern表示图案数，即测试中使用测试向量组的数量。Chain_Length表示扫描链的长度，其等于在扫描链中D触发器的数量。#DFF表示在测试晶粒中所有扫描链的D触发器数量。#Scan_Pin表示所有扫描链所使用输入/输出接脚的接脚数。UC_CP和UC_FT则分别表示对于CP和FT测试，每一时间单位的测试成本。T_CP和T_FT则分别表示CP和FT测试的时钟周期。基本上，在公式(1)的右侧，UC_CP*T_CP表示在CP测试中每一时钟脉冲(per clock)的测试成本，并且UC_FT*T_FT表示在FT测试中每一时钟脉冲的测试成本。于是，公式中的#Pattern*Channel_Length表示CP和FT测试所需要的总时钟脉冲数。Chain_Length也表示一测试向量的长度，Chain_Length的每个元素(element)则需要对应的D触发器作为登记(registration)之用。公式(1)将#Scan_Pin除以2是因为，每一扫描链通常需要两个个别的焊盘/接脚作为入口端口和出口端口。在一个已知电路功能中，通常需要特定数量的D触发器和特定数量的测试图案，使得#DFF和#Pattern的乘积为常数。因此，随着同一次测试中的扫描链增加，#Scan_Pin的数值会增加，并且测试成本减少。

然而，因为集成电路尺寸与焊盘尺寸和接脚尺寸相比，会相对地较小，故所有D触发器数量与扫描链焊盘数量的比值会增加。IC尺寸的缩小使得可以在单一晶粒中容纳更多的逻辑单元或电路，但是适合于一个晶粒/封装成品的焊盘/接脚的最大数量则无法相应的增加。因此，只有少数焊盘或接脚可以对于既定电路部分进行测试，而且只有较少的入口端口和出口端口用于测试，这会增加#DFF与#Scan_Pin的比值，于是根据上述公式(1)，测试成本TestCost的值也会增加。

发明内容

为解决集成电路在晶圆级测试和封装级测试中测试成本过大的问题，本发明的目的之一是提供集成电路及封装、半导体装置以及测试电路的方法。

本发明的实施例提供一种集成电路封装，包含一半导体装置以及接脚(pin)。半导体装置则包含一第一扫描链和第二扫描链，上述第一和第二扫描链分别具有一输入端口和一输出端口。半导体装置更包含至少两个第一焊盘、至少两个第二焊盘以及一连接装置。上述至少两个第一焊盘分别耦接至第一扫描链的输入端口和第二扫描链的输出端口。上述至少两个第二焊盘分别耦接至第一扫描链的输出端口和第二扫描链的输入端口。连接装置耦接于第一和第二扫描链之间，用以控制第二扫描链的输入端口和第一扫描链的输出端口间之电性连接。当上述连接装置为失能(disable)状态时，第二扫描链的输入端口与第一扫描链的输出端口之间为电性不连接。上述第一焊盘是电性连结至上述接脚，并且上述第二焊盘与上述任一接脚间为电性不连接。

本发明的实施例还提供一种测试电路的方法。提供一半导体装置，上述半导体装置包含第一扫描链和第二扫描链、至少两个第一焊盘以及至少两个第二焊盘。第一扫描链和第二扫描链用以测试上述半导体装置内之集成电路，上述第一和第二扫描链分别具有一输入端口和一输出端口。上述至少两个第一焊盘分别耦接至第一扫描链的输入端口和第二扫描链的输出端口上述至少两个第二焊盘分别耦接至第一扫描链的输出端口和第二扫描链的输入端口。在一晶圆级测试中，分别并行输入第一和第二测试向量到上述第一和第二扫描链，并且使得上述第二扫描链的输入端口与上述第一扫描链的输出端口之间为电性不连接。封装上述半导体装置，将上述第一焊盘电性连接到配接器的接脚，并且上述第二焊盘电性不连接到上述配接器的任一接脚。电性连接上述第一扫描链的输出端口和第二扫描链的输入端口，用以将上述第一和第二扫描链接合为单一扫描链。经由上述配接器的接脚，输入第三测试向量到上述单一扫描链。

本发明的实施例更提供一种具有测试结构的半导体装置。上述半导体装置包含扫描链、输入输出(I/O)电路以及测试结果压缩器。每一扫描链具有输入端口和输出端口。I/O电路分别具有第一焊盘，用以在一条件下传送测试向量到上述扫描链的输出端口，并且在另一条件下从上述扫描链的输出端口接收测试结果。测试结果压缩器耦接到上述扫描链的输出端口，对用以压缩上述测试结果，经由结果测试焊盘输出对应压缩结果。

本发明的实施例另提供一种集成电路封装，包含半导体装置；以及配接器，上述配接器包含多个第一接脚，连接到上述多个I/O电路的第一焊盘；以及一压缩结果接脚，连接到结果测试焊盘；其中，上述多个第二焊盘电性不连接到上述配接器的任一接脚。

本发明的实施例再另提供一种在半导体装置上测试电路的方法，上述方法包含：提供如权利要求11所述的半导体装置；在一条件下设定上述I/O电路，并且经由上述第一焊盘输入上述测试向量到上述扫描链；使能(enable)上述测试结果压缩器，用以压缩上述测试结果，并且从上述结果测试焊盘验证上述对应压缩结果；以及在另一条件下，设定上述I/O电路，并且从上述第一焊盘验证上述测试结果。

本发明的实施例又更提供一种具有扫描测试结构的集成电路。集成电路包含一输入焊盘和一输出焊盘、扫描链、一并行电路以及一串行电路。扫描链基于一移位时钟，用以接收测试向量并且输出测试结果。并行电路用以并行化来自输入焊盘的输入数据，以此提供测试向量到上述扫描链。串行电路用以串行化上述测试结果，以输出测试数据到上述输出焊盘。上述并行电路和串行电路操作是基于一测试向量时钟，其具有高于上述移位时钟的频率。

本发明降低了集成电路测试结构的测试成本。

附图说明

图1表示根据本发明实施例的晶粒(半导体装置)的示意图。

图2表示在CP测试下图1所示之晶粒的示意图。

图3表示在FT测试下具有图1所示晶粒的集成电路封装的示意图。

图4表示采用限制核心区域所设计的晶粒的示意图。

图5表示采用限制外围区域所设计的晶粒的示意图。

图6表示根据本发明实施例之电路测试方法的流程图。

图7表示根据本发明实施例，具有测试结构之晶粒的示意图。

图8表示图7所示之晶粒进行CP测试下的示意图。

图9表示图7所示之晶粒进行FT测试下的示意图。

图10A表示I/O电路IO₁～IO_n用于入口端口、且MSB焊盘704用于出口端口的示意图。

图10B表示I/O电路IO₁～IO_n用于入口端口及出口端口的示意图。

图11表示具有扫描测试结构的集成电路的示意图。

图12表示从空白晶圆制造集成电路封装成品的流程的示意图。

具体实施方式

参考附图，详细说明以下的实施例。以下所描述的是实现此发明的具体实施例，此描述用于说明本发明的通用原则，并非用以限定本发明。本发明的范围仍需视所附权利要求而决定。

图1表示根据本发明一实施例的晶粒(即半导体装置)的示意图。晶粒100包含扫描链S₁₁～S_1n和S₂₁～S_2n，多任务器102，和焊盘OP₁₁～OP_1n、IP₁₁～IP_1n，OP₂₁～OP_2n和IP₂₁～IP_2n。如图1所示，焊盘OP₁₁～OP_1n分别耦接到扫描链S₁₁～S_1n的左侧端口(图1中“\n”表示不相交的n条线，下同)，焊盘IP₁₁～IP_1n分别耦接到扫描链S₁₁～S_1n的右侧端口，并且焊盘IP₂₁～IP_2n分别耦接到扫描链S₂₁～S_2n的左侧端口，焊盘OP₂₁～OP_2n分别耦接到扫描链S₂₁～S_2n的右侧端口。详细地说，焊盘OP₁₁～OP_1n、IP₁₁～IP_1n、OP₂₁～OP_2n和IP₂₁～IP_2n可以具有相同的尺寸，或者是焊盘OP₁₁～OP_1n和OP₂₁～OP_2n可以比焊盘IP₁₁～IP_1n和IP₂₁～IP_2n更大。多任务器102则作为一连接装置，根据信号CPS_CAN的判定状态，将扫描链S₂₁～S_2n的左侧端口连接到焊盘IP₂₁～IP_2n或是扫描链S₁₁～S_1n的右侧端口。

图2表示当信号CP_SCAN判定允许多任务器102将扫描链S₁₁～S_1n的右侧端口与扫描链S₂₁～S_2n的左侧端口电性不连接的情况下，进行CP测试的图1的晶粒100的示意图。因此，由扫描链S₁₁～S_1n进行传递或移位的信号，不会经过扫描链S₂₁～S_2n，反之亦然。探针卡的探针(probe)接触焊盘OP₁₁～OP_1n、IP₁₁～IP_1n、OP₂₁～OP_2n和IP₂₁～IP_2n，提供测试向量到扫描链S₁₁～S_1n和S₂₁～S_2n，并且从扫描链接受测试结果。虽然图2中表示测试信号是从扫描链S₁₁～S_1n、S₂₁～S_2n的左侧端口输入，测试结果从右侧端口接收，但是本发明并非限定于此。对于此技术领域具有一般知识者而言，也可以将扫描链S₁₁～S_1n和S₂₁～S_2n的右侧端口作为输入端口，其左边端口则是输出端口。换言之，测试向量或结果可以从左到右或从右到左进行移位。

图3表示当信号CP_SCAN判定允许多任务器102将扫描链S₂₁～S_2n左侧端口与扫描链S₁₁～S_1n右侧端口之间电性连接的情况下，进行FT测试时之具有图1所示晶粒100的集成电路封装200的示意图。因此，每两条扫描链，例如S₁₁和S₂₁，S₁₂和S₂₂等等，会连结成为单一扫描链。图3中也显示，在晶粒100经过封装后，焊盘OP₁₁～OP_1n和OP₂₁～OP_2n是由集成电路封装200而电性连接到接脚202。另一方面，连接线以及焊盘IP₁₁～IP_1n和IP₂₁～IP_2n并不会连接到任一接脚。在此，一个焊盘如果电性连接到最终集成电路封装的接脚上，则定义为外接焊盘(out-bond pad)，反之则为内部焊盘(inner pad)。以图3来说，焊盘OP₁₁～OP_1n和OP₂₁～OP_2n是外接焊盘，焊盘IP₁₁～IP_1n和IP₂₁～IP_2n是内部焊盘。在FT测试中，测试向量是从左侧的部分接脚和外接焊盘输入，先移位到扫描链S₁₁～S_1n，然后再到扫描链S₂₁～S_2n。当相关结果被锁存在扫描链S₁₁～S_1n和S₂₁～S_2n之后，这些测试结果则会从右侧的外接焊盘和接脚移出，用以在测试器进行验证。如前所述，在图3的实施例中移位方向是从左到右，但在其它实施例中也可以从右到左。

以下为公式(2)，其等效于公式(1)。

TestCost＝#Pattern*(Chain_Length_CP*UC_CP*T_CP    (2)

          +Chain_Length_FT*UC_FT*T_FT)

其中Chain_Length_CP和Chain_Length_FT分别表示在CP和FT测试下的扫描链长度。假设扫描链S₁₁-S_1n和S₂₁-S_2n具有相同长度L，则Chain_length_FT是2L且Chain_Length_CP只有L。与在CP和FT测试下都具有固定长度2L的情况相比，图3中在FT测试下晶粒100的扫描链长度是2L，而在图2中CP测试下仅仅只有L。此意味着在CP测试中对图1晶粒100的每一测试图案仅需要FT测试的一半时钟脉冲数(clock number)，降低了CP测试成本。在CP测试中测试晶粒100的时钟脉冲数减少是由于内部焊盘的整并(incorporation)，增加焊盘数量可以缩短扫描链长度。

内部焊盘可以是在最终封装中其上没有任何连接线的焊盘。另一方面，一个具有连接线并特别连接到嵌入式存储器的焊盘，则可以是图1所示的内部焊盘，用以在CP测试中接收测试向量或输出测试结果。例如，此嵌入式存储器可以是动态随机存取存储器(DRAM)或是闪存只读存储器(flash-ROM)。在图1的内部焊盘可以是封装选择焊盘(package-option pads)之一，封装选择焊盘就是分别为不同封装准备的焊盘组合。举例来说，集成电路封装200可以是球状阵列封装(Ball Grid Array，BGA)，焊盘OP₁₁～OP_1n和OP₂₁～OP_2n则是特别设计用于BGA封装的焊盘，同时，焊盘IP₁₁～IP_1n和IP₂₁～IP_2n则是特别设计用于薄型四方扁平封装(low profile quad flatpackage，LQFP)。

随着并入测试用输入或输出的接脚或焊盘增加，扫描链会变短且测试成本降低，因此，最好尽可能对扫描链并入更多焊盘。即使扫描链移入或移出的仅有数字信号，但是耦接至扫描链的焊盘并不需要受限于只传递数字信号的数字焊盘(digital pad)。焊盘OP₁₁～OP_1n和OP₂₁～OP_2n之一可以在集成电路产品规格中定义为模拟焊盘，仅传送模拟信号，但是也可以被设定成在测试中从扫描链传送数字信号。换句话说，焊盘OP₁₁～OP_1n和OP₂₁～OP_2n之一可以属于一种模拟输入或输出电路，这种电路能够在进行晶粒100的CP或FT测试时设定成传送数字信号。此模拟输入或输出电路可以在测试时切换成全幅(full-swing)模式来传送数字数据，作为扫描链的入口端口或出口端口。

增加作为内部焊盘的焊盘IP₁₁～IP_1n和IP₂₁～IP_2n可以不增加在图1中晶粒100的晶粒成本。如前所述，内部焊盘上没有连接线，仅是作为探针卡上探针的接触点。没有连接线的内部焊盘可以比外接焊盘小，外接焊盘通常需要最低限度的接触区域和结构强度，以容纳及维持其上的连接线。

此外，在探针检测中的静电放电(electrostatic discharge，ESD)防护等级，是比维持来自外部接脚的ESD压力更为宽松且较不严重。因此，内部焊盘不需要高等级的ESD防护电路，而ESD防护电路通常会占据相当大的硅组件区域，成本也较高。此外，为了将外接焊盘连接到封装接脚，所以外接焊盘的位置通常限制在围绕在晶粒核心(core)区域的外围区域，内部焊盘则与外接焊盘不同，内部焊盘可以自由地设置在外围区域或核心区域。换句话说，较小、较简单的内部焊盘可以设置在晶粒中原本未被占据的任何地方。如果晶粒是采用限制核心区域的设计，也就是指晶粒的外围区域不会完全被外接焊盘所占满，则内部焊盘可以被插入或放置到此外围区域上，不会增加整个晶粒的尺寸。

图4表示采用限制核心区域所设计的晶粒的示意图。如图4所示的例子，晶粒400是采用限制核心区域的设计，这使得外接焊盘404和内部焊盘402都配置在围绕核心区域的外围区域406，核心电路408完全占据核心区域，其优点是可以在没有额外增加晶粒成本下，进行成本较低的CP测试。假设晶粒是采用限制焊盘的设计，也就是由外接焊盘所围绕的核心区域不会被核心电路所占满，内部焊盘则可以设置于核心区域，晶粒尺寸仍会维持不变。

图5表示采用限制外围区域所设计的晶粒的示意图。如图5所示的例子，晶粒500是采用限制焊盘的设计，使得位于外围区域506的所需外接焊盘504决定了晶粒尺寸，内部焊盘502和核心电路508则一并设置于空闲核心区域510，其优点是不需增加额外晶粒成本而可以进行较低成本的CP测试。

图6表示本发明实施例中测试电路方法的流程图。步骤S1提供一晶粒，具有内部焊盘、外接焊盘和扫描链。首先提供具有图1晶粒100的晶圆(步骤S1)，晶粒100具有扫描链S₁₁～S_1n和S₂₁～S_2n、多任务器102、焊盘IP₁₁～IP_1n、IP₂₁～IP_2n、OP₁₁～OP_1n、OP₂₁～OP_2n以及内连接线，如图1所示。然后，此晶圆进行CP测试(步骤S2)。步骤S2使用内部焊盘、外接焊盘作为入口端口及出口端口。使用焊盘IP₁₁～IP_1n、IP₂₁～IP_2n、OP₁₁～OP_1n、OP₂₁～OP_2n作为入口端口和出口端口，用以输入并行测试向量到扫描链S₁₁～S_1n和S₂₁～S_2n，并且输出并行测试结果，如图2所示。在CP测试中，多任务器102通过适当的控制信号，使得扫描链S₂₁～S_2n与扫描链S₁₁～S_1n电性不连接。步骤S3封装良好的晶粒，外接焊盘连接到配接器的接脚，内部焊盘则不连接。封装良好的晶粒是指对成功通过CP测试的晶粒进行封装，以形成连接线，连接焊盘OP₁₁～OP_1n和OP₂₁～OP_2n到配接器的接脚，但是焊盘IP₁₁～IP_1n和IP₂₁～IP_2n不与任一配接器的接脚连接(步骤S3)。接着，所得到的封装成品进行FT测试。在FT测试中，多任务器102通过适当的控制信号，让每条扫描链S₁₁～S_1n分别电性接合到扫描链S₂₁～S_2n中对应的扫描链，每一对扫描链会形成单一扫描链(步骤S4)。举例来说，扫描链S₁₁和S₂₁形成一单一扫描链，具有连接到焊盘OP₁₁和OP₂₁的两个端口，而扫描链S₁₂和S₂₂则形成另一个单一扫描链。在FT测试中(步骤S5)，向量经由配接器的接脚输入到单一扫描链，如图3所示，此向量可以是也可以不是将使用于CP测试的向量组合后所产生的向量。

只要扫描链S₁₁～S_1n在CP测试中与扫描链S₂₁～S_2n分离、但是在FT测试中与扫描链S₂₁～S_2n接合，内部焊盘(例如图3所示的焊盘IP₁₁～IP_1n和IP₂₁～IP_2n)可在封装后电性连接到扫描链。在一替代实施例中，传递门(pass gate)可以取代图1中的多任务器102，选择性地连接在图1扫描链S₁₁～S_1n的右侧端口到扫描链S₂₁～S_2n的左侧端口，同时焊盘IP₁₁～IP_1n是固定连接到扫描链S₁₁～S_1n，焊盘IP₂₁～IP_2n则固定连接到扫描链S₂₁～S_2n，。

图7表示本发明实施例中具有测试结构的晶粒700的示意图。晶粒700包含扫描链S₇₁～S_7n、I/O电路IO₁-IO_n、多输入移位寄存器(multiple input shift register，MISR)702、最高有效位(MSB)焊盘704、焊盘706₁～706_n和控制焊盘708。如图7所示，I/O电路IO₁～IO_n分别具有焊盘IOP₁～IOP_n，扫描链S₇₁～S_7n最好具有相同的长度。在图7中每一扫描链的输入端口耦接至对应的I/O电路。每一扫描链的输出端口耦接回对应的I/O电路，并且也耦接到焊盘706₁～706_n中的对应焊盘以及MISR702，可以用来压缩由扫描链S₇₁～S_7n所移位出的测试结果，并且经由MSB焊盘704输出对应的压缩结果。I/O电路IO₁～IO_n是否作为入口端口或出口端口则由控制焊盘708的信号输入所决定。扫描链S₇₁～S_7n可以是相同长度，举例来说，扫描链S₇₁～S_7n可以拥有相同数量的D触发器。

在此技术领域中已知例如MISR的测试结果压缩器，可以对测试结果进行逻辑比较并且减少扫描链的输出端口/接脚数。如图7所示，MISR702可以降低扫描链S₇₁～S_7n的输出焊盘数，从原来的数量n减少到1。然而，测试结果压缩器会面对所谓“X”风险(“X”risk)或“未知”风险，要完整解决此问题会严重复杂化测试结果压缩器的设计，且给电路设计者增加不必要的负担。在某些情况下，电路设计者可以允许逻辑电路产生不确定或无关的逻辑值，所谓“X”风险即表示在测试中发生的这种情况。当发生“X”风险时，测试结果压缩器因而出现产生不确定输出的风险，根据此不确定输出，测试器并不能决定从其它逻辑电路所产生的结果是否正确，这是因为不确定输出是来自所有结果的压缩输出，其中包含输出逻辑值不确定的部分。图7的晶粒700则提供一种对“X”风险的解决方案。焊盘706₁～706_n最好是作为内部焊盘并且提供在CP测试的出口端口。

图8表示当I/O电路IO₁～IO_n选择作为接收测试向量到扫描链S₇₁～S_7n的入口端口时，图7的晶粒700在CP测试中的的示意图。当来自扫描链S₇₁～S_7n的测试结果分别在没有经过任何压缩的情况下由测试器的探针802接收，任何可容许的不确定结果可以被识别并且忽略，同时，其它结果则可以正确地被检查。控制焊盘708和MSB焊盘704如图8所示，并没有利用探针检测，但在其它实施例中可能利用探针进行检测。

图9表示图7的晶粒700在FT测试中的示意图。在图9中，晶粒700是以具有多个接脚902的配接器900所封装。焊盘IOP₁～IOP_n、控制焊盘708和MSB焊盘704连接以电性连接到接脚902，但是焊盘706₁-706_n则不是这样。一般说来，I/O电路IO₁～IO_n主要作为入口端口，但是当X风险发生时会暂时地切换成为出口端口。

图10A表示I/O电路IO₁～IO_n用于入口端口、且MSB焊盘704用于出口端口的示意图。图10A说明当没有X风险产生时，在FT测试中晶粒700的测试向量和结果流向。I/O电路IO₁～IO_n是入口端口且MSB焊盘704是出口端口。在FT测试中的大部分时间，MISR 702压缩来自扫描链S₇₁～S_7n的测试结果，并且经由MSB焊盘704和对应接脚902提供压缩后输出到一测试器。

图10B表示I/O电路IO₁～IO_n用于入口端口及出口端口的示意图。图10B说明当X风险产生时，在FT测试中对晶粒700的测试向量和结果流向。当预期会有X风险时，控制信号送到控制焊盘708，以便暂时性将I/O电路IO₁～IO_n从入口端口切换成出口端口，以便输出目前的测试结果，其中预期至少有一个是可容许的不确定值。当I/O电路IO₁～IO_n作为出口端口时，因为MISR 702输出(在图10A所示)的变化不能保证任何测试错误，可以监视该输出但是会忽略监视结果。在目前测试结果完全由测试器所接收后，I/O电路IO₁～IO_n会切换回入口端口，用以输入测试向量。

在图8中CP测试的测试时间是与扫描链S₇₁～S_7n中最长扫描链的长度成比例。如果最长扫描链的长度是L，在图8中CP测试的总时钟脉冲数大约是#Pattern*L，其中#Pattern表示如公式(1)所定义的图案数。如果一个测试图案或一组测试向量使用I/O电路IO₁～IO_n为入口端口以及MSB焊盘704为出口端口，如图10A所示，完成此测试图案之测试的总时钟脉冲数应该大约是L。如果一个测试图案在某一时间使用I/O电路IO₁～IO_n为入口端口，但是在另一时间是出口端口，如图10B所示，完成此测试图案的测试的总时钟脉冲数则大约是2L。因此，假设测试图案中预期会出现X风险的个数是N_X，则图9之FT测试的总时钟脉冲数大约是(#Pattern-Nx)*L+Nx*2L，可以化简为(#Pattern+Nx)*L。由于X风险极少发生，就相当大的图案量来看，Nx应该非常小。因此，Nx可以被忽略、而FT测试的总时钟脉冲数大约是#Pattern*L，这与图8之CP测试的总时钟脉冲数相同。

图8之CP测试的测试频率数可以由并入焊盘706₁～706_n的方式而降低，其可以是或不是内部焊盘。如果焊盘706₁～706_n是内部焊盘，其尺寸与I/O电路IO₁～IO_n的外接焊盘IOP₁～IOP_n相比可以相同或是更小。焊盘706₁～706_n可以在外围区域或核心区域，需视此晶粒采用限制核心或限制外围的设计而定。焊盘706₁～706_n可以内部连接至嵌入式存储器，例如内建DRAM或是内建flash-ROM。焊盘706₁～706_n也可以特别设计给与图9中I/O电路IO₁～IO_n所支持者不同的接口，或是与图9不同的集成电路封装。

在图9所示的接脚数由于采用MISR 702而减少，这也使得在FT测试的频率数和测试成本降低。CP测试可以采用与图9之FT测试的相同测试结构，即基于对X风险的预期来切换I/O电路IO₁～IO_n，也不需要将焊盘706₁～706_n直接连接到扫描链S₇₁～S_7n的输出端口。图9的描述也意味着使用图9的测试结构进行CP测试，其测试成本大致上与图8的CP测试相同，同时可以解决任何X风险。

图11表示具有扫描测试结构的集成电路的示意图(图11中“\2n”表示不相交的2n条线)。晶粒1100包含输入焊盘IP_11-1～IP_11-n、并行化器(parallelizer)1102、扫描链S_11-1～S_11-2n、串行化器(serializer)1104和输出焊盘OP_11-1～OP_11-n。移位时钟是供给到扫描链S_11-1～S_11-2n，以此对测试向量和测试结果进行移位。并行化器1102(并行电路)将来自输入焊盘IP_11-1～IP_11-n的输入数据并行化，并且据此提供测试向量至扫描链S_11-1～S_11-2n。串行化器1104(串行电路)在功能性上与并行化器1102相反，将来自扫描链S_11-1～S_11-2n的测试结果进行串行化，并且据此输出测试数据到输出焊盘OP_11～1～OP_11-n。一向量时钟送到并行化器1102和串行化器1104。在图11中，输入焊盘IP_11-1～IP_11-n的数量n是与输出焊盘OP_11-1～OP_11-n的数量相同，但是只有扫描链S_11-1～S_11-2n数量2n的一半。图11的向量时钟具有较高的频率，为移位时钟频率的两倍。换句话说，扫描链S_11-1～S_11-2是操作在比并行化器1102、串行化器1104、输入焊盘IP_11-1～IP_11-n和输出焊盘OP_11～1～OP_11-n更低的频率。

根据公式(1)，不管是在CP测试或F T测试，测试成本都是正比于时钟周期，如公式(1)的T_CP或T_FT，反比于移位时钟频率。换句话说，移位时钟频率的增加可以降低测试成本。然而，移位时钟频率不能无限制的增加。考虑现有的具有专用输入焊盘和专用输出焊盘的扫描链，移位时钟频率的一般可接受的限制条件是：

max[f(shift_clk)]    (3)

＜min[f(IR_drop)，f(power)，f(pad_speed)，f(test_machine)]

其中f(shift_clk)是移位时钟的频率；f(IR_drop)表示在电压降效应(IR drop effect)未破坏测试中的集成电路功能时的最大时钟频率；f(power)是待测集成电路没有烧毁或退化(degenerate)下的最大时钟频率。f(pad_speed)是输入/输出焊盘所允许的最大操作频率。f(test_machine)则是测试设备的最大操作频率。f(test_machine)与测试器的质量与能力有关，可以通过购买更先进的测试器而增加。f(pad_speed)则涉及半导体制程技术，组件尺寸的缩减有助于增加焊盘的最大操作频率。决定f(power)和f(IR_drop)的因素则比较复杂，包括集成电路上所采用的半导体制程技术以及其内部电路设计的复杂度。

有可能发生的情况是，集成电路设计成正常操作下操作在非常高的工作频率，而集成电路的扫描链则仅可以操作在非常低频率之下。其中一个原因可能是CP或FT测试会触发扫描链的所有单元(cell)同时进行测试，但是集成电路的正常操作最多仅需要这些单元的一部分同时操作。同时操作越多电路，集成电路的电压降、发热以及退化现象都会增加。此外，集成电路自身可以配置一电扇或散热结构以便冷却集成电路，然而集成电路的测试器则没有。因此，例如一集成电路具有一规格操作时钟频率100MHz，但是在考虑电力消耗以及电压降效应下，集成电路中的扫描链可能只能接受较低的移位时钟频率50MHz。这种情况越来越多的发生在目前的IC产品上，这是因为测试器和焊盘允许越来越高的操作频率，但是扫描链的最高频率则不会相应的增加。根据公式(3)，专用的输入和输出焊盘即使可能可以操作在较高频率，但是会受限于扫描链而被迫操作在比较低的频率。

在图11的并行化器1102和串行化器1104则可以破除实际应用中焊盘的频率与受限于扫描链的频率间的关联性。分别应用于并行化器1102和串行化器1104之群组以及扫描链S_11-1～S_11-2n之群组的向量和移位时钟频率，其限制条件可以归纳如下：

max[f(shift_clk)]＜min[f(IR_drop)，f(power)]    (4)

max[f(vector_clk)]＜min[f(pad_speed)，f(test_machine)]    (5)

公式(4)和(5)显示移位时钟频率仍然会受扫描链的较低操作频率所限制，但是向量时钟频率则不会受限，而且几乎接近焊盘之最大操作频率或测试设备之最大操作频率中较高的一个频率。并行化器1102和串行化器1104专用一输入焊盘和一输出焊盘，以服务一条以上的扫描链。在图11中，一输入焊盘和一输出焊盘用于一对扫描链，使得向量时钟频率是移位时钟频率的两倍。

图11所介绍的测试结构更适合于集成电路在测试中的焊盘数或接脚数非常受限的情况。由于操作在较高频率，并行化器1102和串行化器1104提供了更有效的入口端口和出口端口，以采用更多条只可以在较低频率操作的扫描链，同时维持了相同的实际接脚数或焊盘数。由于更多扫描链可以进行CP或FT测试，图11所示测试结构的测试成本更低。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明之精神和范围内，当可做些许的更动与润饰，因此本发明之保护范围当视后附之权利要求所界定者为准。

Claims (21)

1.一种集成电路封装，其特征在于，上述集成电路封装包含：

半导体装置以及多个接脚，上述半导体装置包含：

第一扫描链和第二扫描链，上述第一和第二扫描链分别具有一输入端口和一输出端口；

至少两个第一焊盘，分别耦接至上述第一扫描链的上述输入端口和上述第二扫描链的上述输出端口；

至少两个第二焊盘，分别耦接至上述第一扫描链的上述输出端口和上述第二扫描链的上述输入端口；以及

连接装置，耦接于上述第一和第二扫描链之间，用以控制上述第二扫描链的输入端口和第一扫描链的输出端口间之电性连接；

其中，当上述连接装置为失能状态时，上述第二扫描链的输入端口与上述第一扫描链的输出端口之间为电性不连接；以及

其中，上述多个第一焊盘是电性连结至上述接脚，并且上述多个第二焊盘与上述任一接脚间为电性不连接。

2.如权利要求1所述的集成电路封装，其特征在于上述连接装置为多任务器或是传输门。

3.如权利要求1所述的集成电路封装，其特征在于上述多个第一焊盘是位于围绕在上述半导体装置核心区域的外围区域，并且上述多个第二焊盘是位于上述外围区域。

4.如权利要求1所述的集成电路封装，其特征在于上述多个第一焊盘是位于围绕在半导体装置一核心区域的外围区域，并且上述多个第二焊盘是位于上述核心区域。

5.如权利要求1所述的集成电路封装，其特征在于多个上述第一焊盘中至少一个属于模拟输入或输出电路，当上述半导体装置在进行晶圆级测试时，上述模拟输入或输出电路用以传递数字信号。

6.如权利要求1所述的集成电路封装，更包含嵌入式存储器，其中上述第二焊盘连接到上述嵌入式存储器。

7.如权利要求6所述的集成电路封装，其特征在于上述嵌入式存储器包含动态随机存取存储器或闪存只读存储器。

8.如权利要求1所述的集成电路封装，其特征在于上述多个第一焊盘用于一第一接口，上述多个第二焊盘用于一第二接口，其中上述第一接口不同于上述第二接口。

9.如权利要求1所述的集成电路封装置，其特征在于上述第一焊盘用于上述集成电路封装，上述第二焊盘用于另一集成电路封装。

10.一种测试电路的方法，其特征在于，上述方法包含下列步骤：

提供一半导体装置，上述半导体装置包含第一扫描链和第二扫描链，用以测试上述半导体装置内的集成电路，上述第一和第二扫描链分别具有一输入端口和一输出端口；至少两个第一焊盘，分别耦接至第一扫描链的输入端口和第二扫描链的输出端口；以及至少两个第二焊盘，分别耦接至第一扫描链的输出端口和第二扫描链的输入端口；

在晶圆级测试中，分别并行输入第一和第二测试向量到上述第一和第二扫描链，并且使得上述第二扫描链的输入端口与上述第一扫描链的输出端口之间为电性不连接；

封装上述半导体装置，将上述多个第一焊盘电性连接到一配接器的接脚，并且上述多个第二焊盘电性不连接到上述配接器的任一接脚。

电性连接上述第一扫描链的输出端口和第二扫描链的输入端口，用以将上述第一和第二扫描链接合为单一扫描链；以及

经由上述配接器的接脚，输入第三测试向量到上述单一扫描链。

11.一种具有测试结构的半导体装置，其特征在于，上述半导体装置包含：

多个扫描链，每一扫描链具有多个输入端口和输出端口；

多个I/O电路，上述每一个I/O电路具有第一焊盘，用以在一条件下传送测试向量到上述扫描链的输入端口，并且在另一条件下从上述扫描链的输出端口接收测试结果；以及

测试结果压缩器，耦接到上述扫描链的输出端口，用以压缩上述测试结果，经由结果测试焊盘输出对应压缩结果。

12.如权利要求11所述的具有测试结构的半导体装置，其特征在于，上述半导体装置更包含多个第二焊盘，上述多个第二焊盘中的每一个分别连接到上述扫描链的对应输出端口。

13.如权利要求12所述的具有测试结构的半导体装置，其特征在于上述多个第一焊盘位于围绕一半导体装置核心区域的半导体装置外围区域，并且上述多个第二焊盘是位于上述外围区域。

14.如权利要求12所述的具有测试结构的半导体装置，其特征在于上述第一焊盘是位于围绕一半导体装置核心区域的半导体装置外围区域，并且上述第二焊盘是位于上述核心区域。

15.一种集成电路封装，其特征在于，上述集成电路封装包含：

如权利要求12所述的半导体装置；以及

一配接器，上述配接器包含：

多个第一接脚，连接到上述多个I/O电路的第一焊盘；以及

压缩结果接脚，连接到结果测试焊盘；

其中，上述多个第二焊盘电性不连接到上述配接器的任一接脚。

16.如权利要求15所述的集成电路封装，其特征在于，上述集成电路封装更包含一嵌入式存储器，其中上述多个第二焊盘是内部连接到上述嵌入式存储器。

17.如权利要求15所述的集成电路封装，其特征在于上述嵌入式存储器包含动态随机存取存储器或闪存只读存储器。

18.如权利要求15所述的集成电路封装，其特征在于上述多个第一焊盘用于第一接口，上述多个第二焊盘用于第二接口，并且上述第一接口不同于上述第二接口。

19.如权利要求15所述的集成电路封装，其特征在于上述多个第一焊盘用于上述集成电路封装，上述多个第二焊盘用于另一集成电路封装。

20.一种在半导体装置上测试电路的方法，其特征在于，上述方法包含：

提供如权利要求11所述的半导体装置；

在一条件下设定上述I/O电路，并且经由上述多个第一焊盘输入上述测试向量到上述扫描链；

使能上述测试结果压缩器，用以压缩上述测试结果，并且从上述结果测试焊盘验证上述对应压缩结果；以及

在另一条件下设定上述I/O电路，并且从上述多个第一焊盘验证上述测试结果。

21.一种具有扫描测试结构的集成电路，包含：

输入焊盘和输出焊盘；

扫描链，用以基于移位时钟，接收测试向量并且输出测试结果；

并行电路，用以并行化来自输入焊盘的输入数据，以此提供上述测试向量到上述扫描链；以及

串行电路，用以串行化上述测试结果，以输出测试数据到上述输出焊盘；

其中，上述并行电路和串行电路操作是基于测试向量时钟，上述测试向量时钟具有高于上述移位时钟的频率。

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