CN101562223B - 半导体元件 - Google Patents

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Abstract

本发明提供一种半导体元件，包括一硅基材；多个硅刻面结构形成于硅基材的上表面；以及一III族氮化层位于所述多个硅刻面结构上。所述多个硅刻面结构彼此分离，且具有重复的图案。本发明折衷考虑了基材的价格、性能表现、及/或工艺复杂性。

Description

半导体元件
技术领域
本发明涉及一种半导体元件，尤其涉及一种形成结晶态的III族氮化薄膜于硅基材上。
背景技术
III族氮化物(一般称为III-氮化物或III-N)，例如氮化镓(GaN)以及其相关的合金，由于其于电子与光电元件上的应用深具潜力，近年来受到相当的瞩目。潜在可能的光电元件包括蓝光发光二极管与激光二极管，以及UV光检测器。因为这些III族氮化物具有较大能阶差以及高电子饱和速度，使其成为高温与高速功率电子元件的最佳候选材料。
由于氮于一般成长温度下，具有高平衡压力，因此要获的氮化镓的块状结晶是极为困难的。因为缺乏合适的块状成长方法，氮化镓一般外延沉积于基材上，例如碳化硅以及蓝宝石(三氧化二铝，Al2O3)。然而，目前制备氮化镓薄膜的方法遭遇的问题在于，没有容易取得且其晶格常数与热膨胀系数又可以与氮化镓匹配的基材。
碳化硅(SiC)是一种半导体材料，其具有优异的导热能力，但是却非常贵且只能在较小的晶片尺寸中获得。于碳化硅上直接成长氮化镓一般是困难的，因为这些材料之间的亲合性差(poor wetting)。虽然有一些缓冲层，例如氮化铝或氮化铝镓可用于改善亲合的问题，但是这些缓冲层会造成上层元件与下层基材之间的电阻增加。此外，很难制备具有平滑表面的碳化硅，只要碳化硅一有粗糙界面与氮化镓接触，就会造成氮化镓层缺陷密度提高。
最高纯度的半导体基材是硅基材，也被考虑用于成长氮化镓薄膜。硅基材之所以被考虑，是因为其低价格、大直径、高结晶性与高表面质量、可控制的导电性，以及高导热性。使用硅晶片可确保以氮化镓为主的光电元件能轻易与硅为主的电子元件整合。
在这些合适的基材中，硅(100)基材是CMOS电路领域中所熟知的基材。然而，硅(100)与氮化镓的晶格严重失配。造成氮化镓薄膜成长于硅(100)基材时具多晶态，而非想要的单晶态。另一方面，硅(111)基材因为具有三角形的对称型态，因此适合成长氮化镓薄膜。然而，硅(111)基材却鲜少用于传统的CMOS元件，因此具有相对高价格与较低的利用性。由上述的观点得知，必须折衷考虑价格、性能表现、及/或工艺复杂性。因此，需要一种氮化镓薄膜的新制法，以解决上述遇到的问题。
发明内容
本发明为了解决上述技术问题而提供了半导体元件。
本发明的目的之一就是提供一种半导体元件，包括硅基材；多个硅三角锥体形成于硅基材的上表面；以及一III族氮化层位于硅刻面结构上。这些硅刻面结构彼此分离且具有一重复图案。本发明的目的之一就是提供一种半导体元件，包括一硅(100)基材；以及多个硅刻面结构形成于硅(100)基材的上表面且接触硅(100)基材。这些硅刻面结构是以阵列排列。这些硅刻面结构的斜面具有(111)的表面晶相。半导体元件还包括一氮化镓层，其位于硅刻面结构之上，其中此氮化镓层接触硅刻面结构的斜面；以及一掩模，其具有一格子结构用于分隔每一硅刻面结构，其中该掩模介于氮化镓层与硅(100)基材之间。本发明的另一目的就是提供一种半导体元件，包括一硅(100)基材；以及多个硅刻面结构形成于以及接触于硅(100)基材的上表面。这些硅刻面结构是以阵列排列。这些硅刻面结构的斜面具有(111)的表面晶相。半导体元件还包括一氮化镓层，其位于硅刻面结构之上。此氮化镓层接触硅刻面结构的斜面。此氮化镓层具有一结晶态。半导体元件还包括一额外层，位于以及接触于氮化镓层。氮化镓层以及额外层是由不同材料组成。
本发明的另一目的就是提供制备半导体元件的方法，包括提供一硅基材；外延成长多个硅刻面结构于硅基材的上表面；以及形成一III氮化层位于硅刻面结构上。此III族氮化层接触硅刻面结构的斜面。
本发明的另一目的就是提供制备半导体元件的方法，包括提供一硅(100)基材；形成具格子图案的一掩模，其中硅(100)基材的上表面部分经由掩模曝光以形成一阵列；外延成长硅刻面结构于硅(100)基材的上表面曝光部分，其中硅刻面结构的斜面具有(111)表面晶相；以及成长一氮化镓层于硅刻面结构上，其中氮化镓层接触硅刻面结构的斜面。本发明提供了一种半导体元件，包括一硅基材；多个硅刻面结构，形成于该硅基材的上表面，其中所述多个硅刻面结构彼此分离；以及一III族氮化层，位于所述多个硅刻面结构上。
本发明提供一种半导体元件，包括一硅(100)基材；多个硅刻面结构，形成于该硅(100)基材的上表面且接触该硅(100)基材，其中所述多个硅刻面结构以一阵列排列，以及其中所述多个硅刻面结构的斜面具有(111)表面晶相；以及一氮化镓层，位于所述多个硅刻面结构上，其中该氮化镓层接触所述多个硅刻面结构的斜面。
本发明提供一种半导体元件，包括一硅基材，具有一表面晶相，实质上自以下所构成的族群中选择：(100)以及(110)的表面晶相；多个硅刻面结构，形成于且接触该硅基材的上表面，其中所述多个硅刻面结构以一阵列排列，以及其中所述多个硅刻面结构的斜面具有(111)的表面晶相；一氮化镓层，位于所述多个硅刻面结构上，其中该氮化镓层接触所述多个硅刻面结构的斜面，以及其中该氮化镓层具有一结晶结构；以及一额外层，位于以及接触于该氮化镓层，其中该氮化镓层以及该额外层由不同材料组成。
依照本发明的一个实施例，III族氮化层可以形成于硅(100)基材上，因此使其能于硅(100)基材上形成光学元件。
本发明折衷考虑了基材的价格、性能表现、及/或工艺复杂性。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1A、图1B、图2A、图2B、图3A、图3B、图4～图11为一系列剖面图，用以说明本发明一个实施例的制备流程。
图12A～图12B为剖面图，用以说明本发明的两种刻面结构。
其中，附图标记说明如下：
2～半导体芯片
10～基材
12～绝缘区
14～内埋氧化层
16～上层的硅层
18～掩模
181～平行线
182～平行线
20～开口
24～硅区域、硅三角锥、硅刻面结构
26～硅刻面结构的斜面
28～硅三角锥的顶端区域
32～掩模
34～掩模
38～氮化镓层
40～氮化镓层的最低点
41～空气穴
42～发光二极管
46～分布式布拉格反射器(DBR)
48～n-氮化镓
50～多层量子阱(MQW)
52～p-氮化镓
54～上电极
具体实施方式
本发明提供一种III族氮化薄膜的新制法以及其结构。本发明的优选实施例的制备方法如下。下文讨论优选实施例的变化。各种附图与实施例中类似的元件将用类似的元件符号标出。
图1A与图1B显示硅基材10。于一个实施例中，硅基材10为具有(100)表面晶相的基材，虽然其可能具有其他的表面晶相，例如(110)。硅基材10可能是一块状基材，如图1A所示，或是绝缘层上覆硅基材(SOI)，其具有内埋氧化层14介于硅层之间，如图1B所示。请参见图1B，上方的硅层16较佳具有(100)或(110)表面晶相。于一个实施例中，硅基材10位于半导体芯片2中，其可能还包括绝缘区域12于硅基材10中。半导体芯片2可以是晶片的一部分。
请参见图2A与图2B，掩模18形成于硅基材10之上。图2A为一种俯视图，而图2B为沿着图2A的A-A’线的剖面图。掩模18较佳由介电材料组成，以及较佳不与之后形成的硅三角锥24亲合，如图3A所示。于一实施例中，掩模18由硅氧化物组成，其可以是热氧化物或沉积氧化物。此外，掩模18也可以由其他材料组成，例如氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(AlOx)，或其他类似的化合物等。形成掩模18的方法可包括毯覆式(blanket)地形成掩模层以及图案化此掩模层。
于一个优选的实施例中，掩模18被蚀刻成具有一重复图案，例如一格子图案，其具有181平行线垂直于182平行线。硅基材10露出于平行线181与182之间的开口20(请参见图2B)。于一个实施例中，平行线181与182有相同间距，因此硅基材10曝露的上表面被分割成矩形，较佳为正方形。介于掩模中的平行线181(或平行线182)之间的间距20的宽度W1较佳约小于100μm，较佳介于约0.02～10μm。须注意的是，图中所绘制的尺寸只是举例，也可以使用其他尺寸。平行线181及/或平行线182的宽度W2较佳尽可能越小越好，例如等于形成本发明结构所用的技术所能达到的最小尺寸。于一个示范实施例中，宽度W2约小于100μm。掩模18具有周期性的图案，优点在于定义后续硅三角锥24的边界，因此使硅三角锥24的图案密度与尺寸能更一致。
请参见图3A，形成硅区域24。硅区域24可以由碳化硅(SiC)、硅化锗(SiGe)或大体上纯硅所组成。硅区域24较佳借由选择性外延成长而形成，因此能局限于开口20。较佳的，没有任何硅区域24形成于绝缘区域12上。在每一介于掩模18的平行线的正方形或矩形间距之间形成一个硅区域24，较佳为只有一个。上述工艺自然会形成刻面26(为硅区域的斜面)。工艺的条件较佳调整成能加强刻面26的形成。例如，形成硅区域24的温度可以高于约600℃，以及较佳高于约700℃，以加强刻面的效应。结果造成每一硅区域24具有一三角锥形状，其底部具有四边，每一边平行靠近对应到最近的平行线181或平行线182。每一边的硅区域24从底端到顶端随之变窄。因此，硅区域24在本文称为硅三角锥24。图12A与图12B为两种硅三角锥24的剖面图。于图12A中，硅三角锥24具有一大体上理想的三角锥形状，其具有斜面26(在此又称刻面26)逐渐变窄且在顶端相遇。于图12B中，硅三角锥24的剖面图，为一梯形形状，其中硅三角锥24的顶端表面大体上是平坦。本文中叙述于图12A与图12B中的硅三角锥24，两者都属于刻面结构24。硅三角锥24的底部可以是正方形或长方形形状。另一种硅三角锥24的顶端区域(顶点)28具有较不理想的三角锥形状。掩模18的顶端表面较佳低于硅三角锥24的顶端。
硅三角锥24的斜面26具有(111)表面晶相，适合于其上成长一氮化镓层。因此，斜面26面积较佳使其最大化，而其他表面晶相(例如：(100)或(110))的曝露的硅表面使其最小化。位于硅三角锥24的所有斜面26的总面积较佳超过硅三角锥24的底部面积约1.73倍。另一种硅三角锥24，于接触掩模18之后，向上与横向成长，最终彼此连接，如图3B所示。硅三角锥24的顶端区域28较佳具有理想的三角锥形状，所以其他非(111)表面晶相的面积会最小。
如图4所示，视需要地形成掩模32及/或掩模34，其中掩模32覆盖掩模18，以及掩模34覆盖硅三角锥24的顶端区域28。于一个实施例中，借由毯覆式地形成一掩模层以同时形成掩模32与34，以及图案化此掩模层。掩模32与34可由氧化物或硅化物所形成，例如氧化硅、氮化硅、氧化铝或其他类似的化合物。如果可以的话，掩模32较佳向外延伸到掩模18的底面部分，可覆盖整个硅基材10的曝露上表面。如果从上方观察，掩模32可能彼此连接，以形成类似掩模18的格子形状。掩模34覆盖硅三角锥24的顶端区域28，但是彼此并未连接。既然顶端区域28的表面可能没有(111)表面晶相，因此最好覆盖这些部分，所以只有具有(111)表面晶相的部分会曝露出来。于另一个实施例中，单独形成掩模32或掩模34，并非同时形成两者。于又一个实施例中，掩模32并未形成于所有开口20。更确切地说，只有一些开口20，例如在交替的开口20中形成掩模32。于此例中，掩模32也可能延伸到斜面26的底端部分。
图5显示形成III族氮化物38，其较佳具有结晶结构。如同其名称，III族氮化物38包括一个III族元素以及氮化物。于一个优选实施例中，III族氮化物38包括氮化镓(GaN)，因此于本文中称为氮化镓层38，虽然也可以使用其他的材料。于另一个实施例中，也可使用其他III族氮化物材料，例如InxGa(1-x)N、AlxInyGa(1-x-y)N，以及其他类似的化合物，或者是上述提及的材料的组合。成长氮化镓层38包括一垂直与一横向的成长。结果造成，氮化镓层38的部分从不同硅三角锥24成长，往上或横向成长，最终彼此连接以形成一连续的氮化镓层38，其延伸于多个硅三角锥24之上。结果使氮化镓层38的上表面成为一种高低起伏的重复地形。没有任何的氮化镓层38形成于绝缘区域12。氮化镓层38的厚度T例如介于约1μm到10μm。于一个实施例中，氮化镓层38可以高于或不高于硅三角锥24的顶端。
掩模18(或掩模32)与其上方的氮化镓层38之间较佳形成空气穴(也称为空气泡)4。可以调整工艺的条件以增加空气穴41的尺寸。掩模32的形成与掩模32于斜面26的底端部分的扩张，也可以帮助空气穴41的形成与扩张。空气穴41是想要的特征，因为其可以帮助形成半导体芯片时释放内应力，特别是由后续形成多层时产生的应力。
图5所示的结构提供一III族氮化薄膜，用以于其上形成元件，其中元件可以为电子及/或光电元件，例如发光二极管(LED)、激光二极管、紫外光光电检测器等。图6显示LED42，于各种许多LED的设计中，其显示一种示范的版本。于一个实施例中，LED42包括(视需要地)分布式布拉格反射器(DBR)46、n-氮化镓(氮化镓掺杂一n型杂质)48、多层量子阱(MQW)50、p-氮化镓(氮化镓掺杂一p型杂质)52，以及上电极54。于一个优选示范实施例中，分布式布拉格反射器(DBR)46由AlInN/GaN或AlGaN/GaN组成。一缓冲层(图中未显示)例如由氮化钛(TiN)、氧化锌(ZnO)、氮化铝(AlN)或其结合所组成，可以插入层38与46之间。多层量子阱(MQW)50可以由例如InGaN组成，以及作为发光的活化层。层46、48、50、51与54是本领域的人士所熟知，在此就不重复叙述。
由于氮化镓层38是非平坦的，因此有助于其上形成非面层。据此，多层量子阱(MQW)50的总面积因此增加(比起同芯片面积下的平坦式MQW)，造成发光效率的提升。于另一个实施例中，氮化镓层38可以于形成上方层之前，类似于图8所示，进行平坦化。
图7到图11显示本发明的另一个实施例。此实施例初始的步骤同于图1A到图3。接着，如图7所示，掩模18被移除。请参见图8，形成实质上同于图4的掩模32及/或掩模34。图9显示形成氮化镓层38。较佳的氮化镓层38的最低点40高于硅三角锥24的顶端。图10显示一个平坦化的实施例，例如化学机械研磨(CMP)，用以使氮化镓层38的上表面平坦。另一个实施例中，氮化镓层38的上表面是不平坦的，类似图5所示。接着，如图11所示，形成LED42。
本发明的实施例有其许多优点，可使一般的硅(100)基材来形成氮化镓层，不会遭遇晶格不匹配的问题。硅(111)形成于硅(100)基材之上，具有一三角对称形状，因此造成氮化镓层具有一改良的结晶结构。此外，因为使用硅(100)基材，使晶片弯曲(bowing)问题减少。
虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识的技术人员，在不脱离本发明的精神和范围内，当可作任意的改动与修改，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (15)

1.一种半导体元件，包括：
一硅基材；
多个角锥形硅刻面结构，形成于该硅基材的上表面，其中所述多个角锥形硅刻面结构彼此分离；以及
一Ⅲ族氮化层，位于所述多个角锥形硅刻面结构上。
2.如权利要求1所述的半导体元件，其中该硅基材是硅(100)基材，以及其中所述多个角锥形硅刻面结构的斜面具有一(111)表面晶相。
3.如权利要求1所述的半导体元件，其中所述多个角锥形硅刻面结构以重复图案排列。
4.如权利要求1所述的半导体元件，其中该Ⅲ族氮化层接触所述多个角锥形硅刻面结构的斜面。
5.如权利要求1所述的半导体元件，还包括一掩模，该掩模包括多个第一平行线，以及多个第二平行线垂直于所述多个第一平行线，其中该掩模分隔所述多个角锥形硅刻面结构，且该掩模包括介于所述多个角锥形硅刻面结构且靠近于所述多个角锥形硅刻面结构底部的部分。
6.如权利要求1所述的半导体元件，还包括额外的掩模，覆盖所述多个角锥形硅刻面结构较高的部分，其中所述多个角锥形硅刻面结构的较低部分未被该额外的掩模覆盖，以及其中该额外的掩模位于Ⅲ族氮化层下方。
7.如权利要求1所述的半导体元件，还包括一发光二极管，位于Ⅲ族氮化层上。
8.一种半导体元件，包括：
一硅(100)基材；
多个角锥形硅刻面结构，形成于该硅(100)基材的上表面且接触该硅(100)基材，其中所述多个角锥形硅刻面结构以一阵列排列，以及其中所述多个角锥形硅刻面结构的斜面具有(111)表面晶相；以及
一氮化镓层，位于所述多个角锥形硅刻面结构上，其中该氮化镓层接触所述多个角锥形硅刻面结构的斜面。
9.如权利要求8所述的半导体元件，其中该氮化镓层具有一非平坦的上表面，其中该半导体元件还包括一发光二极管，该发光二极管包括一活化层，以及该活化层为非平坦。
10.如权利要求8所述的半导体元件，还包括多个掩模，每一掩模覆盖所述多个角锥形硅刻面结构的顶部分，其中所述多个掩模邻接所述多个硅刻面结构。
11.如权利要求8所述的半导体元件，还包括一发光二极管，位于该氮化镓层上。
12.如权利要求10所述的半导体元件，其中该掩模的上表面低于所述多个角锥形硅刻面结构的顶端。
13.一种半导体元件，包括：
一硅基材，具有一表面晶相，自以下所构成的族群中选择：(100)以及(110)的表面晶相；
多个角锥形硅刻面结构，形成于且接触该硅基材的上表面，其中所述多个角锥形硅刻面结构以一阵列排列，以及其中所述多个角锥形硅刻面结构的斜面具有(111)的表面晶相；
一氮化镓层，位于所述多个角锥形硅刻面结构上，其中该氮化镓层接触所述多个角锥形硅刻面结构的斜面，以及其中该氮化镓层具有一结晶结构；以及
一额外层，位于该氮化镓层之上以及接触该氮化镓层，其中该氮化镓层以及该额外层由不同材料组成。
14.如权利要求13所述的半导体元件，还包括一孔洞，介于两个角锥形硅刻面结构之间。
15.如权利要求13所述的半导体元件，其中该氮化镓层以及该额外层是非平坦的。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100659373B1 (ko) * 2006-02-09 2006-12-19 서울옵토디바이스주식회사 패터닝된 발광다이오드용 기판 및 그것을 채택하는 발광다이오드
US8350273B2 (en) * 2009-08-31 2013-01-08 Infineon Technologies Ag Semiconductor structure and a method of forming the same
CN102054911B (zh) * 2009-10-29 2013-03-13 比亚迪股份有限公司 发光二极管芯片及其制作方法和具有该芯片的发光二极管
US8759203B2 (en) 2009-11-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Growing III-V compound semiconductors from trenches filled with intermediate layers
US8129205B2 (en) 2010-01-25 2012-03-06 Micron Technology, Inc. Solid state lighting devices and associated methods of manufacturing
US8338260B2 (en) 2010-04-14 2012-12-25 International Business Machines Corporation Raised source/drain structure for enhanced strain coupling from stress liner
TWI501421B (zh) * 2010-09-21 2015-09-21 Epistar Corp 光電元件及其製造方法
EP2622630A1 (en) * 2010-09-30 2013-08-07 Freescale Semiconductor, Inc. Methods for processing a semiconductor wafer, a semiconductor wafer and a semiconductor device
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US20130082274A1 (en) 2011-09-29 2013-04-04 Bridgelux, Inc. Light emitting devices having dislocation density maintaining buffer layers
US8698163B2 (en) 2011-09-29 2014-04-15 Toshiba Techno Center Inc. P-type doping layers for use with light emitting devices
US8853668B2 (en) 2011-09-29 2014-10-07 Kabushiki Kaisha Toshiba Light emitting regions for use with light emitting devices
US9012921B2 (en) 2011-09-29 2015-04-21 Kabushiki Kaisha Toshiba Light emitting devices having light coupling layers
US9178114B2 (en) 2011-09-29 2015-11-03 Manutius Ip, Inc. P-type doping layers for use with light emitting devices
CN102427101B (zh) * 2011-11-30 2014-05-07 李园 半导体结构及其形成方法
US9184344B2 (en) * 2012-01-25 2015-11-10 Invenlux Limited Lighting-emitting device with nanostructured layer and method for fabricating the same
KR101286211B1 (ko) * 2012-02-16 2013-07-15 고려대학교 산학협력단 발광 소자 제조 방법 및 이를 이용하여 제조된 발광 소자
US9053930B2 (en) 2012-04-17 2015-06-09 International Business Machines Corporation Heterogeneous integration of group III nitride on silicon for advanced integrated circuits
US9064709B2 (en) * 2012-09-28 2015-06-23 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
US10134727B2 (en) * 2012-09-28 2018-11-20 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
US9048173B2 (en) 2012-11-15 2015-06-02 International Business Machines Corporation Dual phase gallium nitride material formation on (100) silicon
US9099381B2 (en) 2012-11-15 2015-08-04 International Business Machines Corporation Selective gallium nitride regrowth on (100) silicon
US9000414B2 (en) * 2012-11-16 2015-04-07 Korea Photonics Technology Institute Light emitting diode having heterogeneous protrusion structures
US20160056244A1 (en) * 2013-06-28 2016-02-25 Intel Corporation NANOSTRUCTURES AND NANOFEATURES WITH Si (111) PLANES ON Si (100) WAFERS FOR III-N EPITAXY
CN104603959B (zh) * 2013-08-21 2017-07-04 夏普株式会社 氮化物半导体发光元件
EP3050130A4 (en) * 2013-09-27 2017-03-01 Intel Corporation Forming led structures on silicon fins
US9660085B2 (en) * 2013-12-23 2017-05-23 Intel Coporation Wide band gap transistors on non-native semiconductor substrates and methods of manufacture thereof
US10032911B2 (en) 2013-12-23 2018-07-24 Intel Corporation Wide band gap transistor on non-native semiconductor substrate
WO2015181671A1 (en) * 2014-05-30 2015-12-03 Koninklijke Philips N.V. Light-emitting device with patterned substrate
FR3023410A1 (fr) * 2014-07-02 2016-01-08 Aledia Dispositif optoelectronique a elements semiconducteurs et son procede de fabrication
US9711683B2 (en) * 2014-09-26 2017-07-18 Epistar Corporation Semiconductor device and the method of manufacturing the same
US9536954B2 (en) * 2014-10-31 2017-01-03 Seiko Epson Corporation Substrate with silicon carbide film, semiconductor device, and method for producing substrate with silicon carbide film
CN104576845A (zh) * 2014-12-16 2015-04-29 深圳市德上光电有限公司 一种图形化的蓝宝石衬底的制造方法
CN104638081A (zh) * 2015-01-20 2015-05-20 中国科学院半导体研究所 基于晶硅光伏技术的硅基GaN发光器件及制备方法
US9917156B1 (en) 2016-09-02 2018-03-13 IQE, plc Nucleation layer for growth of III-nitride structures
US10355120B2 (en) 2017-01-18 2019-07-16 QROMIS, Inc. Gallium nitride epitaxial structures for power devices
JP7166871B2 (ja) * 2018-10-18 2022-11-08 スタンレー電気株式会社 垂直共振器型発光素子
CN111146320A (zh) * 2018-11-02 2020-05-12 华为技术有限公司 硅基衬底、衬底基板及其制造方法、光电器件
CN113508467A (zh) * 2021-03-30 2021-10-15 英诺赛科(苏州)科技有限公司 在图案化衬底上的iii族氮化物半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1759469A (zh) * 2003-03-07 2006-04-12 住友化学株式会社 氮化镓单晶基板及其制造方法
EP1731632A2 (en) * 2005-06-06 2006-12-13 Sumitomo Electric Industries, Ltd. Nitride semiconductor substrate and method of producing same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069021A (en) * 1997-05-14 2000-05-30 Showa Denko K.K. Method of growing group III nitride semiconductor crystal layer and semiconductor device incorporating group III nitride semiconductor crystal layer
DE60030279T2 (de) * 1999-03-17 2007-08-30 Mitsubishi Cable Industries, Ltd. Halbleiterbasis, ihre herstellungsmethode und halbleiterkristallherstellungsmethode
WO2001043174A2 (en) * 1999-12-13 2001-06-14 North Carolina State University Fabrication of gallium nitride layers on textured silicon substrates
US7053420B2 (en) * 2001-03-21 2006-05-30 Mitsubishi Cable Industries, Ltd. GaN group semiconductor light-emitting element with concave and convex structures on the substrate and a production method thereof
US6967355B2 (en) * 2003-10-22 2005-11-22 University Of Florida Research Foundation, Inc. Group III-nitride on Si using epitaxial BP buffer layer
JP2008141187A (ja) * 2006-11-09 2008-06-19 Matsushita Electric Ind Co Ltd 窒化物半導体レーザ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1759469A (zh) * 2003-03-07 2006-04-12 住友化学株式会社 氮化镓单晶基板及其制造方法
EP1731632A2 (en) * 2005-06-06 2006-12-13 Sumitomo Electric Industries, Ltd. Nitride semiconductor substrate and method of producing same

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