CN101521807A

CN101521807A - 一种传输流平滑处理的方法、系统及数字电视前端设备

Info

Publication number: CN101521807A
Application number: CN200810241759A
Authority: CN
Inventors: 郭树印
Original assignee: Shenzhen Coship Electronics Co Ltd
Current assignee: Shenzhen Coship Electronics Co Ltd
Priority date: 2008-12-30
Filing date: 2008-12-30
Publication date: 2009-09-02
Anticipated expiration: 2028-12-30
Also published as: CN101521807B

Abstract

本发明适用于多媒体通信领域，提供了一种传输流平滑处理的方法、系统及数字电视前端设备，该系统包括：存储单元，用于接收第一写入指令，根据所述第一写入指令接收待平滑处理的传输流，以及接收读出指令，根据所述读出指令发送传输流；缓存单元，用于接收第二写入指令，根据所述第二写入指令接收所述存储单元发送的传输流；存取控制单元，用于根据检测到的待平滑处理的传输流向所述存储单元发送所述第一写入指令，以及根据所述缓存单元的存储空间状态向所述存储单元发送所述读出指令，同时向所述缓存单元发送所述第二写入指令；输出控制单元，用于根据所述缓存单元中的传输流长度选择输出传输流或者输出空包。本发明实现了在大码率的突发传输流的平滑处理，速度快，成本低。

Description

一种传输流平滑处理的方法、系统及数字电视前端设备

技术领域

本发明属于多媒体通信领域，尤其涉及一种传输流平滑处理的方法、系统及数字电视前端设备。

背景技术

运动图像专家组(Motion Picture Experts Group，MPEG-2)是数字电视的国际标准，该标准定义了用于视频压缩数据、音频压缩数据、控制数据及私有数据服用的数据结构，包含节目流(Programme Stream，PS)及传输流(TransportStream，TS)。其中传输流是一种固定包长的数据结构，以帧为单位，主要用于压缩码流的传输。

随着数字电视技术的进一步成熟，在视频服务器方面，需要处理大量并发任务以及大码率的突发码流传送。突发数据传输如图1(a)所示，即，在一段时间T1内数据有效，一段时间T2内数据无效，T1、T2的值不固定，随时可变，而且突发有效数据量一般较大。而在数字电视前端设备(比如：调制器)面对大量的突发码流时，需要进行缓冲平滑处理，保证均匀码率的码流输送给调制器进行调制输出，平滑处理数据传输如图1(b)所示，也就是，把图1(a)中的突发数据分散开来，达到平滑效果。

现有技术中，可以利用支持软件丰富、运算速度不断提高、具有较高性能价格比的微机来实现数字视频码流的复用，但是一般的桌面操作系统定时不够精确、处理大量并发任务效率不高以及突发传送等问题影响了复用后码流的质量，为了保证复用后的码流可以均匀平滑地传送到调制器，还考虑到微机的工作效率，就需要用先进先出队列(First In First Out，FIFO)来进行码流的缓冲。如果FIFO的容量足够大，微机就可以通过直接存储器存取(Direct MemoryAccess，DMA)方式一次发送大量的数据，最后再经过FIFO的缓冲，按照预设频率均匀送出。

现有技术通过利用FIFO来完成码流的缓冲，消除突发传送带来的数据抖动，达到码率平滑输出的效果。FIFO的容量和速度直接影响到缓冲的效果，面对大码率的突发TS码流，需要大容量的FIFO。而目前大容量FIFO价格昂贵，将大容量的FIFO运用在大码率的突发传输流缓冲处理中时，成本较高，实际运用会收到较大影响限制。

发明内容

本发明实施例的目的在于提供一种传输流平滑处理系统，旨在解决现有方案传输流平滑处理成本较高的问题。

本发明实施例是这样实现的，一种传输流平滑处理的系统，系统包括：

存储单元，用于接收第一写入指令，根据所述第一写入指令接收待平滑处理的传输流，以及接收读出指令，根据所述读出指令发送传输流；

缓存单元，用于接收第二写入指令，根据所述第二写入指令接收所述存储单元发送的传输流；

存取控制单元，用于根据检测到的待平滑处理的传输流向所述存储单元发送所述第一写入指令，以及根据所述缓存单元的存储空间状态向所述存储单元发送所述读出指令，同时向所述缓存单元发送所述第二写入指令；

输出控制单元，用于根据所述缓存单元中的传输流长度选择输出传输流或者输出空包。

本发明实施例的另一目的在于提供一种数字电视前端设备。

本发明实施例的另一目的在于提供传输流平滑处理的方法，包括以下步骤：

检测待平滑处理的传输流；

根据检测到的待平滑处理的传输流向存储单元发送第一写入指令，根据缓存单元的存储空间状态向所述存储单元发送读出指令，同时向所述缓存单元发送第二写入指令；

所述存储单元接收所述第一写入指令和读出指令，根据所述第一写入指令接收待平滑处理的传输流，根据所述读出指令发送传输流；

所述缓存单元接收所述第二写入指令，根据所述第二写入指令接收所述存储单元发送的传输流；

根据所述缓存单元中的传输流长度选择输出传输流或者输出空包。

在本发明实施例中，存储单元根据接收的第一写入指令接收待平滑处理的传输流，根据接收的读出指令发送传输流，缓存单元根据接收的第二写入指令接收存储单元发送的传输流，最后对缓存单元存储的传输流进行输出，实现了在大码率的突发传输流的平滑处理，速度快，成本低。

附图说明

图1(a)是现有技术提供的突发数据传输示意图；

图1(b)是现有技术提供的平滑数据传输示意图；

图2是本发明实施例提供的传输流平滑处理的系统的结构图；

图3是本发明较佳实施例提供的传输流平滑处理的系统的示意图；

图4本发明实施例提供的传输流平滑处理的方法的流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明实施例中，存储单元根据接收的第一写入指令接收待平滑处理的传输流，根据接收的读出指令发送传输流，缓存单元根据接收的第二写入指令接收存储单元发送的传输流，最后对缓存单元存储的传输流进行输出，实现了在大码率的突发传输流的平滑处理，且速度快，成本低。

图2示出了本发明实施例提供的传输流平滑处理的系统的结构，为了便于说明仅示出了与本发明实施例相关的部分。

该系统可以是内置于计算机，音频处理设备或者其他传输设备的软件单元、硬件单元或者软硬件相结合的单元，也可以是运行于这些设备内的软件单元、硬件单元或者软硬件相结合的单元。

在本发明实施例中，传输流平滑处理的系统主要包括存储单元21，缓存单元22，存取控制单元23，以及输出控制单元24。

存取控制单元23根据检测到的待平滑处理的数据流向存储单元21发送第一写入指令，以及根据缓存单元22的存储空间状态向存储单元21发送读出指令的同时向缓存单元22发送第二写入指令，存储单元21接收存取控制单元23发送的第一写入指令，根据第一写入指令接收待平滑处理的传输流，以及接收存取控制单元23发送的读出指令，根据读出指令向缓存单元22发送传输流，缓存单元22接收存取控制单元23发送的第二写入指令，根据第二写入指令接收存储单元21发送的传输流，输出控制单元24根据缓存单元22存储的传输流进行输出。

其中，存储单元21为大容量的存储设备，存储空间在2-3兆以上，存取控制单元23进一步包括：用于获取缓存单元22的存储空间状态的缓存单元第一状态获取模块，以及当缓存单元状态获取模块获取的缓存单元22存储空间未满时，向存储单元21发送读出指令，同时向缓存单元22发送第二写入指令的指令发送模块。

为了使传输流平滑的效果更好，在本发明实施例中，对缓存单元22存储的传输流做进一步平滑处理，则输出控制单元24还包括：获取缓存单元22中的传输流长度的缓存单元第二状态获取模块，当缓存单元第二状态获取模块获取的缓存单元22存储的传输流长度为大于或等于预设长度时，从缓存单元22中读出长度为预设长度的传输流并输出的传输流输出模块，以及当缓存单元第二状态获取模块获取的缓存单元存储的传输流长度为小于预设长度时，输出长度为预设长度的空包的空包输出模块。其中，预设长度可以是一帧或一帧以上，根据需要设置。

在本发明较佳实施例中，采用以现场可编程门阵列(Field ProgrammableGate Array，FPGA现场可编程门阵列)和同步动态随机存储器(SynchronousDynamic Random Access Memory，SDRAM)为核心的硬件结构来处理大码率的突发传输流，有效的实现了大码率突发传输流缓冲平滑处理，且数据处理速度快，可靠，成本低。图3示出了本发明较佳实施例提供的传输流平滑处理的系统的示意图。

在本发明较佳实施例中，各功能模块的工作频率和3个时钟域有关：时钟CLK1、CLK2及CLK3，缓存单元包括两个缓存模块：第一缓存FIFO模块和第二缓存FIFO模块。第一缓存FIFO模块实现数据传输的时钟频率由CLK1到CLK2的转换，第二缓存FIFO模块用来实现数据传输的时钟频率由CLK2到CLK3的转换，在本发明较佳实施例中，CLK2时钟频率大于或等于CLK1时钟频率，CLK3时钟频率根据不同的输出情况和需求预先设定。

在本发明较佳实施例中，将上述不同时钟频率作为各个模块的工作频率，除了大容量存储单元由SDRAM实现外，其余4个模块均由FPGA实现，它们是：第一缓存FIFO模块、FIFO与SDRAM读写控制逻辑、第二缓存FIFO模块和输出控制模块。FIFO及SDRAM读写控制逻辑通过发送指令控制各个模块中传输流的读出和写入。在本发明较佳实施例中，第一缓存FIFO模块接收到码率为CLK1时钟频率的传输流后，将其转换为CLK2时钟频率的传输流发送给SDRAM，FIFO及SDRAM读写控制逻辑检测第一缓存FIFO模块中传输流的长度，当第一缓存FIFO模块中传输流的长度大于或等于一帧时、向SDRAM发送传输流接收指令，SDRAM接收到传输流接收指令后以CLK2时钟频率接收第一缓存FIFO模块发送的传输流，FIFO及SDRAM读写控制逻辑同时还检测第二缓存FIFO模块的存储状态，当第二缓存FIFO模块的存储空间未满时，FIFO及SDRAM读写控制逻辑向SDRAM发送读出指令同时向第二缓存FIFO模块发送第一读入指令，SDRAM接收到读出指令后以CLK2时钟频率向第二缓存FIFO模块发送传输流，第二缓存FIFO模块接收到第一读入指令后以CLK2时钟频率接收SDRAM发送的传输流，输出控制模块检测第二缓存FIFO模块中传输流的长度，当输出控制模块检测到第二缓存FIFO模块中的传输流长度有一帧或一帧以上时，则从第二缓存FIFO模块匀速读出一帧传输流；如果不足一帧，在输出控制模块内部的空包存储区域匀速输出一帧空包。

为了保证第一缓存FIFO模块中的码流数据及时输送到SDRAM，在本发明较佳实施例中，时钟CLK2大于或等于时钟CLK1，而SDRAM的工作频率一般为一百多MHz。输出传输流的码率为时钟CLK3时钟频率，CLK3时钟频率根据第二缓存FIFO模块的不同状态，以及输出的需求进行预先设定。

在本发明较佳实施例中，采用FPGA和SDRAM为核心的硬件结构来处理大码率的突发传输流，与单独大容量FIFO来实现平滑处理的比较，具有成本低，速度快，可靠性高等优点。另外由于FPGA具有可编程的特点，不需要修改硬件电路，且有利于更改输出不同要求的均匀码率的传输流，同时SDRAM具有容量大，密度高，数据读写速度快等优点，通过FPGA可以方便的实现对SDRAM的控制，FPGA中具有用户可配置的FIFO，且价格低廉。通过本发明较佳实施例，可以实现不同时钟域的传输流的缓存平滑。

图4示出了本发明实施例提供的传输流平滑处理的流程。

在步骤S401中，检测待平滑处理的传输流。

在步骤S402中，根据检测到的待平滑处理的传输流向存储单元发送第一写入指令，根据缓存单元的存储空间状态向存储单元发送读出指令，同时向缓存单元发送第二写入指令。

在步骤S403中，存储单元接收第一写入指令和读出指令，根据第一写入指令接收待平滑处理的传输流，根据读出指令发送传输流。

在步骤S404中，缓存单元接收第二写入指令，根据第二写入指令接收存储单元发送的传输流。

在步骤S405中，根据缓存单元中的传输流长度选择输出传输流或者输出空包。

在本发明实施例中，根据缓存单元的存储空间状态发送读出指令和第一读入指令，根据缓存单元的存储空间状态向存储单元发送读出指令，同时向缓存单元发送第二写入指令的步骤具体为：获取缓存单元的存储空间状态，当缓存单元存储空间未满时，向存储单元发送读出指令，同时向缓存单元发送第二写入指令。

在步骤S405中，对缓存单元存储的传输流进行输出，为了使传输流平滑的效果更好，本发明实施例中，对缓存单元存储的传输流做进一步平滑处理后输出，根据缓存单元的传输流长度进行输出的步骤具体为：获取缓存单元存储的传输流的长度；当缓存单元存储的传输流长度为大于或等于预设长度时，输出长度为预设长度的传输流，否则，输出长度为预设长度的空包。

为了实现不同时钟域的传输流的缓存平滑，作为本发明的一个较佳实施例，在步骤S401之后，当待平滑处理的传输流的码率小于存储单元的时钟频率时，传输流平滑处理的方法还包括：缓存检测到的待平滑处理的传输流；将待滑处理的传输流的码率转换为存储单元的时钟频率后发送给存储单元。

在本发明实施例中，存储单元根据接收的第一写入指令接收待平滑处理的传输流，根据接收的读出指令发送传输流，缓存单元根据接收的第二写入指令接收存储单元发送的传输流，最后对缓存单元存储的传输流进行输出，实现了在大码率的突发传输流的平滑处理，速度快，且当结合FPGA和SDRAM对大码率突发形式的传输流进行缓冲平滑处理时，可以实现不同时钟域的数据码流缓存，成本低，具有较强的实用性。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1、一种传输流平滑处理的系统，其特征在于，所述系统包括：

2、如权利要求1所述的系统，其特征在于，所述存取控制单元进一步包括：

缓存单元第一状态获取模块，用于获取所述缓存单元的存储空间状态；

指令发送模块，用于当所述缓存单元第一状态获取模块获取的缓存单元的存储空间未满时，向所述存储单元发送所述读出指令，同时向所述缓存单元发送所述第二写入指令。

3、如权利要求1所述的系统，其特征在于，所述输出控制单元进一步包括：

缓存单元第二状态获取模块，用于获取所述缓存单元中的传输流长度；

传输流输出模块，用于当所述缓存单元第二状态获取模块获取的缓存单元存储的传输流长度为大于或等于预设长度时，从所述缓存单元中读出长度为预设长度的传输流并输出；

空包输出模块，用于当所述缓存单元第二状态获取模块获取的缓存单元存储的传输流长度为小于预设长度时，输出长度为预设长度的空包。

4、如权利要求1所述的系统，其特征在于，所述系统还包括：

输入缓存单元，用于在所述待平滑处理的传输流的码率小于所述存储单元的时钟频率时，接收待平滑处理的传输流并以所述存储单元的时钟频率向所述存储单元发送传输流。

5、如权利要求1中所述的系统，其特征在于，所述存储单元由SDRAM实现，所述缓存单元、输出单元和存取控制单元由FPGA实现。

6、一种数字电视前端设备，其特征在于，包括权利要求1至5中任一项所述的传输流平滑处理的系统。

7、一种传输流平滑处理的方法，其特征在于，所述方法包括以下步骤：

检测待平滑处理的传输流；

8、如权利要求7所述的方法，其特征在于，所述根据缓存单元的存储空间状态向所述存储单元发送读出指令，同时向所述缓存单元发送第二写入指令的步骤具体为：

获取所述缓存单元的存储空间状态；

当所述缓存单元的存储空间未满时，向所述存储单元发送所述读出指令，同时向所述缓存单元发送所述第二写入指令。

9、如权利要求7所述的方法，其特征在于，所述根据所述缓存单元中的传输流长度选择输出传输流或者输出空包的步骤具体为：

获取缓存单元存储的传输流长度；

当缓存单元存储的传输流长度为大于或等于预设长度时，输出长度为预设长度的传输流，否则，输出长度为预设长度的空包。

10、如权利要求7所述的方法，其特征在于，当所述待平滑处理的传输流的码率小于所述存储单元的时钟频率时，在所述检测待平滑处理的传输流步骤之后，所述方法还包括：

缓存检测到的待平滑处理的传输流；

以所述存储单元的时钟频率向所述存储单元发送传输流。