CN101510773A - 用于驱动电路的电位偏移电路 - Google Patents

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CN101510773A CNA2008100952983A CN200810095298A CN101510773A CN 101510773 A CN101510773 A CN 101510773A CN A2008100952983 A CNA2008100952983 A CN A2008100952983A CN 200810095298 A CN200810095298 A CN 200810095298A CN 101510773 A CN101510773 A CN 101510773A
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Abstract

本发明提供一种电平偏移电路，包括一交叉耦合晶体管对，用以接收第一输入信号与第二输入信号且提供第一输出信号与第二输出信号；一第一晶体管，耦接至第一电源与上述交叉耦合晶体管对以及接收第一控制信号；一第二晶体管，耦接至上述交叉耦合晶体管对以及接收第二控制信号；以及一第三晶体管，耦接至上述交叉耦合晶体管对以及接收第二控制信号。第一控制信号、第二控制信号、第一输出信号以及第二输出信号全部涉及第一电源，且第一输入信号以及第二输入信号涉及比第一电源低的一第二电源。

Description

用于驱动电路的电位偏移电路
技术领域
本发明是有关于一种驱动电路，且特别是有关于电平偏移(levelshift)电路。
背景技术
多种电子装置都有显示装置，例如是电视、笔记型电脑、荧幕以及移动通信机，这些显示装置都需要轻簿化以节省电子装置的体积及费用。为满足这些需求，已发展出各式平面显示器(flat panel displays，FPDs)以取代传统的阴极射线管显示器。
液晶显示器(liquid crystal display，LCD)为其中一种平面显示器。图1表示液晶显示装置的功能元件方块图。如图1所示，液晶显示装置2包括时序控制器3、栅极控制器4、液晶显示面板5以及源极驱动电路100。
经由施加电压于共电极与像素电极可显示画面，接着控制电场强度来控制液晶的透光率。
液晶显示面板5包括多个栅极线、与栅极线呈实质正交排列的数据线，以及位于每一栅极线与数据线正交处的单位像素(unit pixel)。典型的比特像素包括LCD电容以及开关薄膜晶体管(thin film transistor，TFT)。
来自主机系统1(例如是图形来源)的红绿蓝(red，green，blue，RGB)数据被输入至液晶显示装置2。RGB输入数据的数据格式被液晶显示装置2的时序控制器3转换后，被传送至源极驱动电路100。此外，时序控制器3产生并输出各种控制信号至源极驱动电路100及栅极控制器4。
栅极控制器4接收来自时序控制器3的控制信号与数字数据，并施加栅极驱动信号至栅极线，藉此依序驱动每一条栅极线。
源极驱动电路100接收来自时序控制器3的控制信号及数字数据，并根据所施加的控制信号将数字数据转换成模拟灰阶电压至液晶显示面板5。藉由施加模拟灰阶电压至液晶显示面板5的数据线，使得液晶显示面板5显示出画面。
通常来说，输入至时序控制器3的RGB比特数需要相同于源极驱动电路100的数据信号的RGB比特数。一般而言，18比特色彩深度(例如每一个红、蓝、绿的数据为6比特(n＝6))，或是24比特色彩深度(例如每一个红、蓝、绿的数据为8比特(n＝8))常用于LCDs。
图2表示图1中所示的源极驱动电路100的方块图。
请继续参照图2，源极驱动电路100包括控制电路101、暂存电路102、电平偏移(level shift)电路200、数字模拟转换器103以及放大电路104。
控制电路101接收控制信号，例如是源极驱动电路启动脉冲(sourcedriving circuit start pulse，SSP)与数据时钟(来自时序控制器3与多个控制电路102、200、103、104)。控制电路101接收来自时序控制器3的数字数据(例如是RGB码)，并施加数字信号至对应电路。
暂存电路102储存控制电路101所提供的数字数据。因为暂存电路102以及数字模拟转换器103分别操作在低电压以及高电压，电平偏移电路200转换暂存电路102所输出的电压电平，使得暂存电路102所提供的数字数据可以被输入至数字模拟转换器103。
图3显示传统电平偏移电路200的电路图。电平偏移电路200包括交叉耦合(cross-coupled)晶体管对，例如是下拉式(pull-down)晶体管201与202以及上拉式(pull-up)晶体管203与204。晶体管201、202、203与204的耦接关系可由图3所察知，故在此不再赘述。下拉式晶体管201与202的源极连接接地端GND。上拉式晶体管203与204的源极分别连接至输入信号IN与INB。信号INB实质上为信号IN的反向，也就是说，这两个输入信号IN与INB彼此互补。此外，电平偏移电路200的输出信号OUT与OUTB在实质上彼此为反向，也就是说，这两个输出信号OUT与OUTB彼此互补。
图4显示电平偏移电路200的输入信号IN与输出信号OUT的波形图。如上所述，输入信号INB与输出信号OUTB实质上分别为信号IN与OUT的反向信号。输入信号IN有高电压电平VDDD及低电压电平GND，输出信号OUT有高电压电平VDDA及低电压电平GND。再者，电压电平VDDA高于VDDD。电平偏移电路200的操作方式分别如图4所示。
当输入信号IN在低电压电平GND，下拉式晶体管201会截止，而上拉式晶体管202会导通，以将输出信号OUT下拉至GND。而电平低(LOW)的输出信号导通上拉式晶体管203，把输出信号OUTB上拉至VDDA。此时，电平高(HIGH)的输出信号OUTB会截止上拉式晶体管204，以确保输出信号OUT保持在电平低。
另一方面，当输入信号IN在高电压电平VDD的时候，下拉式晶体管201会导通，以将输出信号OUTB下拉至GND。低电平(LOW)的输出信号OUTB会导通上拉式晶体管204，将输出信号OUT上拉至VDDA。此时，高电平(HIGH)的输出信号OUT使上拉式晶体管203截止，以确保输出信号OUTB保持在低电平。
然而，随着半导体工艺在低功率消耗应用上显著的进展，VDDD也在逐年下降。较低的VDDD对下拉式晶体管201与202是相当关键的。较低的VDDD意即较低的下拉式晶体管201与202的闸源极电压差Vgs。当栅源极电压差Vgs越来越低的时候，通过下拉式晶体管的饱和电流也越来越小。所以很难同时将输出信号OUT与OUTB自电压电平转变成低电压电平，也就是下拉式晶体管的”下拉”(pulllow)能力会不足。
因此，提供一个能在低电压电平VDD良好运作的电平偏移电路是需要的。
发明内容
本发明的范例提出一种电平偏移电路。在此电平偏移电路中，利用新增两个具有高驱动能力的下拉式晶体管来增强输出信号自电平高至电平低的转变，并有另一个晶体管用以避免在转变时的电源与接地间的短路(power-ground short)。
一交叉耦合的晶体管对具有五端，第一端连接至第一晶体管；第二端提供第一输出信号；第三端提供第二输出信号；第四端接收第一输入信号；以及第五端接收第二输入信号。
第一输出信号实质上为第二输出信号的反向信号，也就是，这两个输出信号彼此互补。这两个互补的输出信号的电压电平介于第一电源与接地端之间。同样地，第一输入信号实质上为第二输入信号的反向信号，这两个输出信号彼此互补。这两个互补的输出信号的电压电平介于第二电源与接地端之间。
第一晶体管具有耦接至第一电源的源极、耦接至一对交叉耦接晶体管之第一端的漏极以及用以接收第一控制信号的栅极。
第二晶体管具有耦接至接地端的源极、耦接至一对交叉耦接晶体管之第三端的漏极以及用以接收第二控制信号的栅极。
第三晶体管具有耦接至接地端的源极、耦接至一对交叉耦接晶体管之第二端的漏极以及用以接收第二控制信号的栅极。
如上所述，第一控制信号与第二控制信号的电压电平介于第一电源以及接地端之间，也就是相同于第一输出信号与第二输出信号，而非介于第二电源以及接地端之间第一输入信号与第二输入信号。
此外，第二控制信号的逻辑高电平周期被第一控制信号的罗辑高电平周期所涵盖。在第一控制信号为逻辑高电平的周期，第一晶体管被截止以避免漏电流。在第二控制信号为逻辑高电平的周期，第二或第三晶体管其中之一被导通而将第一或第二输出信号其中之一拉到低电平。再者，第二与第三晶体管的拉低(pull low)能力比交叉耦合晶体管对中对应的晶体管来得高。最后，在第一控制信号来到低电平之后，第一与第二输出信号由交叉耦合晶体管对决定。
综合以上所述，即使第二电源变得低，新增的三个晶体管中的第一、第二以及第三晶体管可被用来增强第一与第二输出信号的下拉能力。
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1表示液晶显示装置的功能元件方块图。
图2表示图1中所示的源极驱动电路100的方块图。
图3显示传统电平偏移电路200的电路图。
图4显示电平偏移电路200的输入信号IN与输出信号OUT的波形图。
图5A显示为根据本发明一实施例电平偏移电路300的电路图。
图5B与图5C为图5A的输入信号IN、输入信号INB、控制信号ENP、控制信号ENN、输出信号OUTB以及输出信号OUT的波形图。
具体实施方式
以下的叙述将伴随着实施例的图示，来详细对本发明所提出之实施例进行说明。在各图示中所使用相同或相似的参考标号，是用来叙述相同或相似的部分。接地信号GND不限于接地，也可以是另一个电压源VSSA。
图5A显示为根据本发明一实施例电平偏移电路300的电路图。电平偏移电路300包括两个下拉式晶体管301与302、两个上拉式晶体管303与304以及三个额外的晶体管305、306与307。
晶体管301的源极耦接至接地端GND，其漏极用以提供输出信号OUTB，其栅极用以接收输入信号IN。
晶体管302的源极耦接至接地端GND，其漏极用以提供输出信号OUT，其栅极用以接收输入信号INB。
晶体管303的源极耦接至晶体管305，其漏极用以提供输出信号OUTB，其栅极耦接至输出信号OUT。
晶体管304的源极耦接至晶体管305，其漏极用以提供输出信号OUT，其栅极耦接至输出信号OUTB。
晶体管305的源极耦接至供应电源VDDA，其漏极同时耦接至晶体管303与304的源极，其栅极用以接收控制信号ENP。
晶体管306的源极耦接至接地端GND，其漏极耦接至输出信号OUTB，其栅极用以接收控制信号ENN。
晶体管307的源极耦接至接地端GND，其漏极耦接至输出信号OUT，其栅极用以接收控制信号ENN。
控制信号ENP、控制信号ENN以及输出信号OUTB与OUT的电压电平介于电源VDDA与接地端GND之间。输入信号IN与INB的电压电平介于电源VDDD与接地端GND之间，且VDDD<VDDA。
此外，输出信号OUTB在实质上为输出信号OUT的反向信号，也就是说，两个输出信号彼此互补。输入信号IN在实质上为输入信号INB的反向信号，也就是说，两个输入信号彼此互补。
图5B与图5C为图5A的输入信号IN、输入信号INB、控制信号ENP、控制信号ENN、输出信号OUTB以及输出信号OUT的波形图。电平偏移电路300的操作方式如图5B与图5C所示。
在输入信号IN从逻辑低电平被转换至逻辑高电平(高电压电平VDDD)的时候，控制信号ENP被转换至高电压电平VDDA，接着控制信号ENN变为高电压电平VDDA以导通晶体管306，并将输出信号OUT下拉至GND。等到输出信号OUTB变成低电平(LOW)之后，控制信号ENN变为低电压电平GND，接着控制信号ENP变为低电压电平GND以将晶体管305导通(此时晶体管304已导通)，并将输出信号OUT拉高至VDDA。同时，因为输出信号OUT来到高电平，晶体管303被截止以确保输出信号OUTB保持在低电平。
另一方面，当输入信号IN从逻辑高电平被转换至接地电压电平GND的逻辑低电平的时候，也就是说输入信号INB被从逻辑低电平被转换至逻辑高电平，控制信号ENP被转换至高电压电平VDDA，接着控制信号ENN来到高电压电平VDDA以导通晶体管307，并将输出信号OUT下拉至GND。等到输出信号OUT变成低电平(LOW)之后，控制信号ENN来到低电压电平GND，接着控制信号ENP来到低电压电平GND以打开晶体管305，并将输出信号OUT拉高至VDDA。同时，因为输出信号OUTB来到高电平，晶体管303被截止以确保输出信号OUT保持在低电平。
此外，控制信号ENN的逻辑高电平周期被控制信号ENP的罗辑高电平周期所涵盖。在控制信号ENP为逻辑高电平的周期，晶体管305被截止以避免漏电流。在控制信号ENN为逻辑高电平的周期，晶体管306或307其中之一会导通，以将输出信号OUTB或OUT其中之一拉到低电平。再者，晶体管306与307的拉低(pull low)能力比两个下拉式晶体管301与302来的高。最后，在控制信号ENP来到低电平之后，输出信号OUTB与OUT由晶体管301、302、303与304决定。
综合以上所述，即使供应电源VDDD变得更低，晶体管305、306以及307可以用来增加对输出信号OUTB与OUT的下拉能力。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视后附之申请专利范围所界定者为准。

Claims (16)

1.一种电平偏移电路，包括：
一对交叉耦合的晶体管，其具有一第一端、用以提供一第一输出信号的一第二端、用以提供一第二输出信号的一第三端、用以接收一第一输入信号的一第四端以及用以接收一第二信号的一第五端；
一第一晶体管，其具有耦接至第一电源的一第一端、耦接至该对交叉耦合的晶体管之第一端的一第二端以及用以接收一第一控制信号的一控制端；
一第二晶体管，其具有一第一端、耦接至该对交叉耦合的晶体管的第三端的一第二端以及用以接收一第二控制信号的一控制端；以及
一第三晶体管，其具有一第一端、耦接至该对交叉耦合的晶体管的第二端的一第二端以及用以接收一第二控制信号的一控制端；
其中，该第一控制信号、该第二控制信号、该第一输出信号以及该第二输出信号全部涉及该第一电源，且该第一输入信号以及该第二输入信号涉及比该第一电源低的一第二电源。
2.如权利要求1所述的电平偏移电路，其中，该第二晶体管的该第一端耦接至接地。
3.如权利要求1所述的电平偏移电路，其中，该第三晶体管的该第一端耦接至接地。
4.如权利要求1所述的电平偏移电路，其中。该第一输出信号实质上为该第二输出信号的反向信号。
5.如权利要求1所述的电平偏移电路，其中，该第一输入信号实质上为该第二输入信号的反向信号。
6.如权利要求1所述的电平偏移电路，其中，该第一控制信号避免该第一、第二以及第三晶体管所导致的该第一电源与接地短路。
7.如权利要求1所述的电平偏移电路，其中，当该第一输出信号以及该第二输出信号至少一个实质上被拉至逻辑低电平的时候，该第二控制信号具有一逻辑高电平周期。
8.如权利要求1所述的电平偏移电路，其中，该第二晶体管以及该第三晶体管相比于该对交叉耦接晶体管对应的晶体管有较高的拉低能力。
9.如权利要求1所述的电平偏移电路，其中，在该第一控制信号来到低电平之后，该第一输出信号以及该第二输出信号由该对交叉耦接晶体管所决定。
10.一种电平偏移电路用以驱动电路，包括：
一第一晶体管，其具有耦接至接地的一第一端、用以提供一第一输出信号的一第二端以及用以接收一第一输入信号的一控制端；
一第二晶体管，其具有耦接至接地的一第一端、用以提供一第二输出信号的一第二端以及用以接收一第二输入信号的一控制端；
一第三晶体管，其具有一第一端、用以提供该第一输出信号的一第二端以及耦接至该第二输出信号的一控制端；
一第四晶体管，其具有一第一端、用以提供该第二输出信号的一第二端以及耦接至该第一输出信号的一控制端；
一第五晶体管，其具有耦接至一第一电源的一第一端、用以同时耦接至该第三与第四晶体管的第一端的一第二端以及用以接收该第一控制信号的一控制端；
一第六晶体管，其具有耦接至接地的一第一端、用以同时耦接至该第一输出信号的一第二端以及用以接收该第二控制信号的一控制端；以及
一第七晶体管，其具有耦接至接地的一第一端、用以同时耦接至该第二输出信号的一第二端以及用以接收该第二控制信号的一控制端；
其中该第二控制信号、该第二控制信号、该第一控制信号以及该第二控制信号全部涉及该第一电源，该第一输入信号以及该第二输入信号涉及比该第一电源低的一第二电源。
11.如权利要求10所述的电平偏移电路，其中，该第一输出信号实质上为该第二输出信号的反向信号。
12.如权利要求10所述的电平偏移电路，其中，该第一输入信号实质上为该第二输入信号的反向信号。
13.如权利要求1所述的电平偏移电路，其中，该第一控制信号使该第五晶体管截止，以避免该第五、第六以及第七晶体管所导致的该第一电源与接地短路。
14.如权利要求1所述的电平偏移电路，其中，当该第一输出信号以及该第二输出信号至少一个实质上被拉至逻辑低电平的时候，该第二控制信号具有一逻辑高电平周期。
15.如权利要求1所述的电平偏移电路，其中，该第六晶体管与该第七晶体管相比于该第一晶体管与该第二晶体管有较高的拉低能力。
16.如权利要求1所述的电平偏移电路，其中，在该第一控制信号来到低电平之后，该第一输出信号以及该第二输出信号由该第一、该第二、该第三以及该第四晶体管所决定。
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