CN101471300A - 图像传感器及其制造方法 - Google Patents
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Abstract
本发明的实施例涉及图像传感器及其制造方法。根据实施例，半导体衬底可包括像素部分和外围部分。可形成于像素部分上方的光电二极管图案得高度比外围部分上方的层间电介质膜的表面高度更大。可在光电二极管上方和在外围部分上方的层间电介质膜上方提供器件隔离膜和金属层。可提供平坦层，并且该平坦层可以补偿高度差，从而能通过对平坦层和金属膜进行图案化，来同时形成连接到光电二极管图案的第一金属膜图案和连接到外围部分中金属线的第二金属膜图案。通过垂直集成，图像传感器可提供更高的灵敏度，也可减少加工成本。各个单位像素可以实现更完整的电路而不降低灵敏度。
Description
本申请要求享有对通过援引结合于此、于2007年12月27日提交的韩国专利申请第10-2007-0139396号的优先权。
技术领域
本发明涉及半导体器件及其制造方法，并且更具体地涉及图像传感器及其制造方法。图像传感器是将光学图像转换成电信号的半导体器件，主要包括电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器(CIS)。CMOS图像传感器在单位像素内形成光电二极管和MOS晶体管以依次检测各单位像素的电信号，从而实现图像。
背景技术
图像传感器可以是将光学图像转换成电信号的半导体器件。图像传感器可以分类成比如电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器(CIS)。
CIS可以包括在单位像素中形成的光电二极管和MOS晶体管。CIS可以通过以切换方式依次检测单位像素的电信号来获得图像。在CIS结构中，光电二极管区可以将光信号转换成电信号，而晶体管可以处理电信号。CMOS图像传感器可以在单位像素内包括光电二极管和MOS晶体管以依次检测各单位像素的电信号，从而实现图像。光电二极管区和晶体管可以水平布置于半导体衬底中。
在根据相关技术的水平型CIS中，光电二极管和晶体管可以相互邻近地水平形成于衬底上和/或上方。因此可能需要用于形成光电二极管的附加区域。
发明内容
实施例涉及半导体器件及其制造方法。实施例涉及图像传感器及其制造方法。
实施例涉及可以垂直集成晶体管电路和光电二极管的图像传感器及其制造方法。实施例涉及可以提高分辨率和灵敏度的图像传感器及其制造方法。
实施例涉及可以在实现垂直光电二极管结构的同时防止光电二极管中生成缺陷的图像传感器和用于制造图像传感器的方法。
根据实施例，一种用于制造图像传感器的方法可以包括以下各项中的至少一项。形成包括像素部分和外围部分的半导体衬底。在半导体衬底上和/或上方形成包括金属线的层间电介质膜。在层间电介质膜上和/或上方形成由器件隔离沟槽相互隔离的光电二极管图案，其中光电二极管图案将连接到像素部分中的金属线。在像素部分中的器件隔离沟槽和光电二极管图案上和/或上方和在外围部分中层间电介质膜上和/或上方形成器件隔离电介质层，器件隔离电介质层具有可以部分地暴露光电二极管图案的通孔和暴露外围部分中的金属线的通孔。利用间隙填充通孔在器件隔离电介质层上/或上方形成金属膜。在金属膜上和/或上方形成可以平坦像素部分和外围部分的平坦层。通过对平坦层和金属膜进行图案化来同时形成连接到光电二极管图案的第一金属膜图案和连接到外围部分中的金属线的第二金属膜图案。
根据实施例，一种图像传感器可以包括以下各项中的至少一项。在半导体衬底上和/或上方包括金属线的层间电介质膜，其中半导体衬底包括像素部分和外围部分。在层间电介质膜上和/或上方由器件隔离沟槽互相隔离的光电二极管图案，光电二极管图案连接到像素部分中的金属线。在像素部分中的器件隔离沟槽和光电二极管图案上和/或上方和在外围部分中的层间电介质膜上/或上方的器件隔离电介质层，器件隔离电介质层具有可以部分地暴露光电二极管图案的通孔和暴露外围部分中的金属线的通孔。间隙填充于像素部分中的通孔以连接到光电二极管图案的第一金属膜图案。间隙填充于外围部分中的通孔以连接到金属线的第二金属膜图案。
根据实施例，通过实施垂直集成，在维持相关领域传感器的相同像素尺寸的同时，图像传感器可以提供更高的灵敏度。根据实施例，也可以减少加工成本。根据实施例，各个单位像素可以实施更完整的电路而不降低灵敏度，而可以集成附加片上电路以提高图像传感器的性能。这可以使得有可能进一步获得器件的小型化和制造成本的减少。
附图说明
示例性图1至图9是图示了根据实施例的图像传感器和用于制造图像传感器的方法的剖面图。
具体实施方式
示例性图1至图9是图示了根据实施例的图像传感器和用于制造图像传感器的方法的剖面图。参照示例性图1，底部金属线30和40以及层间电介质膜20可以形成于半导体衬底10上和/或上方。
半导体衬底10可以是单晶硅或者多晶硅衬底，并且可以是用p型杂质或者n型杂质来掺杂的衬底。根据实施例，可限定有源区和场区(field area)的器件隔离膜可以形成于半导体衬底10中。根据实施例，像素部分A和外围部分B的电路可以形成于有源区上和/或上方。
根据实施例，晶体管电路可以形成于像素部分A上和/或上方，并且可以包括复位晶体管、驱动晶体管、选择晶体管和转移晶体管。这些晶体管可以将接收的光电荷转换成电信号并且可以连接到光电二极管。可以针对各像素单位形成晶体管。
层间电介质膜20可以包括底部金属线30和40，并且可以形成于半导体衬底10的像素部分A和外围部分B的顶部上和/或上方。底部金属线30和40可以将电源线或者信号线连接到电路。根据实施例，层间电介质膜20可以形成为多层。
底部金属线30和40可以包括金属线M和插塞。底部金属线30可以针对各像素单位形成于像素部分A上和/或上方线。这可以实现光电二极管到电路的光电荷的转移。
底部金属线30和40可以包括各种导电材料，这些材料包括金属、合金和硅化物中的至少一个。根据实施例，底部金属线30和40可以包括铝、铜、钴或钨。根据实施例，底部金属线30和40的插塞可以暴露于层间电介质膜20的表面。根据实施例，当形成底部金属线30和40时，可于外围部分B上和/或上方形成焊盘。
参照示例性图2，可以提供
(crystalline)半导体衬底5。晶态半导体衬底5可以是单晶硅或者多晶硅衬底，并且可以用p型杂质或者n型杂质来掺杂的衬底。根据实施例，晶态半导体衬底5可以是p型衬底。根据实施例，可以形成尺寸与半导体衬底10基本相同的晶态半导体衬底5。根据实施例，外延层(epi-layer)可以形成于晶态半导体衬底5中。
根据实施例，光电二极管50可以形成于晶态半导体衬底5内。光电二极管50可以包括n型杂质区和p型杂质区。光电二极管50可以被形成为具有PN结，在PN结中n型杂质和p型杂质可以结合在一起。
参照示例性图3，光电二极管50可以形成于半导体衬底10的层间电介质层20上和/或上方。半导体衬底10可以耦合到包括光电二极管50的晶态半导体衬底5。根据实施例，半导体衬底10可以通过接合(bonding)工艺耦合到晶态半导体衬底5。
根据实施例，晶态半导体衬底5的光电二极管50的表面可置于层间电介质膜20上和/或上方，层间电介质膜20可在半导体衬底10的表面上和/或上方。然后接合工艺可以将它们相互结合。如果半导体衬底10耦合到晶态半导体衬底5，则底部金属线30和40的插塞可以电连接到晶态半导体衬底5的光电二极管50。
根据实施例，可以去除晶态半导体衬底5。光电二极管50可以保留于半导体衬底10上和/或上方。根据实施例，如果
晶态半导体衬底5，则仅光电二极管50可以保留于衬底10上和/或上方。根据实施例，可以通过蚀刻工艺或者化学机械抛光(CMP)工艺来去除晶态半导体衬底5。
根据实施例，光电二极管50可以保留于半导体衬底10上和/或上方，而半导体衬底10和光电二极管50可以构成垂直集成结构。
参照示例性图4，硬掩模60可以形成于半导体衬底50上和/或上方。硬掩模60可以用来对用于各像素单位的光电二极管50进行分类。根据实施例，硬掩模60可以包括氧化物膜，该氧化物膜包括四乙基原硅酸盐(TEOS)。
可以通过在光电二极管50上和/或上方形成硬掩模层来形成硬掩模60。然后可以用光致抗蚀剂图案来执行图案化工艺。硬掩模60可以形成于光电二极管50上和/或上方，并且可以对应于像素部分A中的底部金属线30的位置。根据实施例，硬掩模60可以形成为具有比底部金属线30的面积更宽的面积。
参照示例性图5，光电二极管图案55可以形成于与像素部分A对应的层间电介质膜20上和/或上方。可以通过使用硬掩模60作为蚀刻掩模来蚀刻光电二极管50，形成光电二极管图案55。根据实施例，光电二极管50可以选择性地被去除，并且可以形成暴露层间电介质膜20的器件隔离沟槽65。根据实施例，器件隔离沟槽65可以隔离各单位像素的光电二极管50，且因此可形成为具有相对窄的宽度。根据实施例，光电二极管图案55可以被形成为使宽度最大化。
根据实施例，光电二极管图案55可以连接到底部金属线30，并且可以由器件隔离沟槽65限定。根据实施例，可以去除外围部分B中的光电二极管50。因此可以暴露外围部分B中的层间电介质膜20的表面。根据实施例，如果暴露外围部分B中的层间电介质膜20，则可以暴露外围部分B中的金属线40。根据实施例，可以不去除保留于光电二极管图案55上和/或上方的硬掩模60。根据实施例，作为替换，可以去除硬掩模60。
光电二极管图案55可以形成于像素部分A中的层间电介质膜20上和/或上方。根据实施例，光电二极管图案55可以具有第一高度H1，该第一高度可以高于在外围部分B中的层间电介质膜20的高度。根据实施例，由于光电二极管图案55的高度，在层间电介质膜20中可以出现台阶(step)。根据实施例，在光电二极管图案55与外围部分B中的层间电介质膜20之间的台阶可以约为1.2μm至2.0μm。
参照示例性图6，器件隔离电介质层70可以形成于层间电介质膜20上和/或上方，包括光电二极管图案55和器件隔离槽65上和/或上方。器件隔离电介质层70可以形成于层间电介质膜20上和/或上方，并且可以覆盖所有光电二极管图案55和器件隔离槽65。
器件隔离电介质层70可以形成为对器件隔离沟槽65进行填充。根据实施例，光电二极管图案55可对应于每个单位像素由器件隔离电介质层70隔离。根据实施例，器件隔离电介质层70可以包括氧化物膜。根据实施例，氧化物膜可以具有约
的厚度。
器件隔离电介质层70可以均匀地沉积在光电二极管55和层间电介质膜20上和/或上方。根据实施例，器件隔离电介质层70可以具有与光电二极管图案55的高度和外围部分B中的层间电介质膜20的高度对应的台阶。
为了向光电二极管55施加电信号，可以选择性地去除器件隔离电介质层70。根据实施例，为了将电信号转移到外围部分B中的底部金属线40，也可以选择性地去除器件隔离电介质层70。为了暴露光电二极管图案55和底部金属线40，可以例如使用光刻工艺来选择性地去除器件隔离电介质层70。
参照示例性图7，可以通过选择性地蚀刻器件隔离电介质层70，来形成可以暴露光电二极管图案55的第一通孔71和可以暴露外围部分B中的底部金属线40的第二通孔72。根据实施例，为了暴露光电二极管图案55和底部金属线40，可以通过在器件隔离电介质层70上和/或上方形成第一光致抗蚀剂图案100来形成第一通孔71和第二通孔72。根据实施例，然后可以执行蚀刻工艺。根据实施例，可以通过灰化工艺来去除光致抗蚀剂图案100。
参照示例性图8，金属膜85和平坦层95可以形成于器件隔离电介质层70上和/或上方，其中在器件隔离电介质层70中可以形成第一通孔71和第二通孔72。根据实施例，可以通过堆叠(stacking)第一聚合物92和第二聚合物94来形成平坦层95。根据实施例，金属膜85可以形成为约
的厚度。根据实施例，第二光致抗蚀剂图案200可以形成于第二聚合物94上和/或上方。
根据实施例，第一聚合物92可以包括含有碳(C)族的硬掩模上旋涂(SOH)材料，并且可以形成为约0.8μm的厚度。根据实施例，第二聚合物94可以包括含有硅(Si)族的SOH材料，并且可以形成为约0.7μm的厚度。
根据实施例，第一聚合物92和第二聚合物94的厚度不限于上述数值，并且可以形成厚度约为像素部分A与外围部分B之间台阶的约90％至110％。根据实施例，第一聚合物92和第二聚合物94的厚度比可以约为3：5至4：6。根据实施例，第一聚合物92和第二聚合物94的厚度比可以约为4：5。
可以通过旋涂工艺来形成第一聚合物92和第二聚合物94，使得像素部分A与外围部分B之间的台阶基本消失。
如果由于光电二极管图案55而在器件隔离电介质层70中出现台阶，则可能不准确地执行用以形成顶部金属线的光刻工艺。在光刻的曝光工艺过程中，作为目标而要曝光的光致抗蚀剂膜的一部分可能对焦(in-focus)，但是其它区域则可能由于台阶而离焦(out of focus)并且可能未被曝光。另一方面，要准确地打开(open)光致抗蚀剂膜的一部分可能对焦，但是其它区域可能偏离准确的目标点。换言之，由于光电二极管图案55和外围部分B中的层间电介质膜20可能具有台阶，所以难以在照相工艺(photo process)中对金属膜85进行图案化。
根据实施例，在对金属膜85进行图案化的工艺期间，可以使用平坦层95来减少像素部分A与外围部分B之间的台阶。根据实施例，可以使用第二光致抗蚀剂图案200对金属膜85进行图案化。
参照示例性图9，可以使用第二光致抗蚀剂图案200作为掩模，通过执行蚀刻工艺来形成第一顶部金属线81和第二顶部金属线82。根据实施例，蚀刻工艺可以包括数个蚀刻工艺。这些工艺可以包括可蚀刻第二聚合物94的第一蚀刻工艺、可蚀刻第一聚合物92的第二蚀刻工艺和可蚀刻金属膜85的第三蚀刻工艺。根据实施例，通过第一蚀刻工艺可以在第一聚合物92上和/或上方形成第二聚合物图案，并且可以完全地去除第二光致抗蚀剂图案200。
虽然可以通过第一蚀刻工艺来完全地去除第二光致抗蚀剂图案200，但可以执行第二蚀刻工艺，在该第二蚀刻工艺中可以使用第二聚合物图案作为掩模来蚀刻第一聚合物92。
根据实施例，虽然可以通过第二蚀刻工艺来完全地去除第二聚合物图案，但是可以执行第三蚀刻工艺，在该第三蚀刻工艺中可以使用第一聚合物图案作为掩模来蚀刻金属膜85。
根据实施例，通过第三蚀刻工艺，可以同时形成连接到光电二极管图案55的第一顶部金属线81和连接到外围部分B中的底部金属线40的第二顶部金属线82。根据实施例，第一和第二顶部金属线81和82可以向光电二极管图案55和底部金属线40施加电信号。根据实施例，滤色镜和微透镜可以形成于器件隔离电介质层70上和/或上方。
将参照示例性图9来描述根据实施例的图像传感器。根据实施例，图像传感器可以包括层间电介质膜20、金属线30和40、光电二极管图案55、器件隔离电介质层70、第一金属膜图案81和第二金属膜图案82。
层间电介质膜20可以包括半导体衬底10(包括像素部分A和外围部分B)上和/或上方的金属线30和40。外围部分B中的层间电介质膜20还可以包括焊盘PAD。根据实施例，光电二极管图案55可以由层间电介质膜20上和/或上方的器件隔离沟槽65相互隔离(reciprocally isolate)，并且可以连接到像素部分A中的金属线30。
器件隔离电介质层70可以形成于器件隔离沟槽65上和/或上方、及像素部分A中的光电二极管图案55的顶部上和/或上方以及外围部分B中的层间电介质膜20的顶部上和/或上方。根据实施例，器件隔离电介质层70可以形成于线通孔71和72上和/或上方，通孔71和72可以分别部分地暴露光电二极管图案55和外围部分B中的金属线40。
第一金属膜图案81可以间隙填充(gap-fill)于像素部分A中的通孔71中并且可以连接到光电二极管图案55。第二金属膜图案82可以间隙填充于外围部分B中的通孔72中并且可以连接到金属线40。
根据实施例，图像传感器及其制造方法可使用由旋涂工艺形成的聚合物95来减少台阶，虽然台阶可能出现在像素部分A和外围部分B中。根据实施例，可以使用聚合物95来减少像素部分A和外围部分B中的台阶。根据实施例，可以执行光处理工艺和蚀刻工艺。这样可以防止顶部金属线在被图案化以形成顶部金属线81和82时的位置变化，这可以增加裕度。这可以提高器件的质量。
根据实施例，光电二极管55可以形成于包括金属线30和40的半导体衬底上和/或上方。这样能够形成垂直集成的图像传感器。根据实施例，可以实现晶体管电路和光电二极管的垂直集成。
根据实施例，光电二极管可以形成于晶态半导体衬底内部。这可以在采用垂直光电二极管结构的同时减少光电二极管的缺陷。根据实施例，可以通过器件隔离电介质层来隔离各单位像素的光电二极管。这可以减少串扰和噪声。
根据实施例，可以垂直集成图像传感器。晶体管电路和光电二极管的垂直集成能够让填充因子接近100％，并且可以实现更高灵敏度而无需修改像素尺寸。
根据实施例，通过实施垂直集成，在维持相关技术传感器的相同像素尺寸的同时，图像传感器可以提供更高的灵敏度。根据实施例，也可以减少加工成本。根据实施例，各个单位像素可以实施更完整的电路而不降低灵敏度，而可以集成附加片上电路以提高图像传感器的性能。这可以使得有可能进一步获得器件的小型化和制造成本的减少。
本领域技术人员将清楚和明白可以在公开的实施例中进行各种修改和变化。因此旨在于公开的实施例覆盖清楚和明白的修改和变化，只要它们是在所附权利要求及其等效含义的范围内。
Claims (18)
1.一种方法，包括以下步骤：
形成包括像素部分和外围部分的半导体衬底；
在所述半导体衬底上方形成层间电介质膜，所述层间电介质膜包括所述像素部分中的金属线和所述外围部分中的金属线；
在所述层间电介质膜上方形成光电二极管图案，所述光电二极管图案连接到所述像素部分中的所述金属线；
在所述像素部分中的所述光电二极管图案上方和在所述外围部分中的所述层间电介质膜上方形成器件隔离电介质层，所述器件隔离电介质层具有用以至少部分地暴露所述光电二极管图案的通孔和暴露所述外围部分中的所述金属线的通孔；
在包括通孔的所述器件隔离电介质层上方形成金属膜；
在所述金属膜上方形成用以平坦化所述像素部分和所述外围部分的平坦化层；以及
通过对所述平坦化层和金属膜进行图案化，来同时形成第一金属膜图案和第二金属膜图案，其中所述第一金属膜图案连接到所述光电二极管图案，所述第二金属膜图案连接到所述外围部分中的所述金属线。
2.根据权利要求1所述的方法，包括以下步骤：
在位于所述像素部分中的所述半导体衬底上方形成多条金属线；以及
在所述层间电介质膜上方形成连接到所述像素部分中所述多个金属线中的相应金属线的多个光电二极管图案，其中：
所述多个光电二极管图案中的每个由各光电二极管图案之间的器件隔离沟槽隔离，且其中所述器件隔离电介质层形成于所述器件隔离沟槽中。
3.根据权利要求2所述的方法，其中所述多个光电二极管图案中的每个由对应通孔至少部分地暴露。
4.根据权利要求2所述的方法，形成所述多个光电二极管图案的步骤包括：
通过在晶态半导体衬底上方执行离子注入来形成光电二极管；
将所述晶态半导体衬底接合到所述半导体衬底上；
在所述光电二极管上方形成硬掩模，所述硬掩模与所述像素部分中所述多个金属线中的每个金属线的位置相对应；以及
通过使用所述硬掩模作为蚀刻掩模来蚀刻所述光电二极管，形成所述器件隔离沟槽以选择性地暴露所述层间电介质膜。
5.根据权利要求4所述的方法，其中形成所述光电二极管图案包括：去除所述晶态半导体衬底，使得在执行所述接合之后仅保留所述光电二极管。
6.根据权利要求2所述的方法，其中形成所述器件隔离电介质层的步骤包括：
在所述像素部分中所述光电二极管图案上方和在所述外围部分中所述层间电介质膜上方形成所述器件隔离电介质层，形成所述器件隔离电介质层包括填充所述器件隔离沟槽；
在所述器件隔离电介质层的顶部上方形成光致抗蚀剂图案；
使用所述光致抗蚀剂图案作为掩模来选择性地去除所述器件隔离电介质层，以形成所述通孔；以及
通过灰化来去除所述光致抗蚀剂图案。
7.根据权利要求1所述的方法，其中所述光电二极管图案具有第一高度，所述第一高度比所述外围部分中所述层间电介质膜的表面的高度更高。
8.根据权利要求7所述的方法，其中所述器件隔离电介质层具有台阶，所述台阶与所述像素部分中所述光电二极管图案的高度和所述外围部分中所述层间电介质膜的高度相对应。
9.根据权利要求7所述的方法，其中所述平坦化层形成为具有约为第一高度的90％至110％的厚度。
10.根据权利要求1所述的方法，其中形成所述平坦化层的步骤包括：
在所述金属膜上方形成第一聚合物；以及
在所述第一聚合物上方形成第二聚合物。
11.根据权利要求10所述的方法，其中所述第一聚合物包括含硅族的硬掩模上旋涂材料，并且所述第二聚合物包括含碳族的硬掩模上旋涂材料。
12.根据权利要求10所述的方法，其中通过旋涂工艺来形成所述第一聚合物和所述第二聚合物。
13.根据权利要求10所述的方法，其中所述第一聚合物的厚度与所述第二聚合物的厚度之比的范围约为3：5到4：6。
14.根据权利要求10所述的方法，其中形成所述第一和第二金属膜图案的步骤包括：
在所述平坦化层的顶部上方形成光致抗蚀剂图案；
使用所述光致抗蚀剂图案作为掩模来蚀刻所述第二聚合物；
蚀刻所述第一聚合物；以及
蚀刻所述金属膜。
15.根据权利要求1所述的方法，其中所述光电二极管图案包括晶态结构。
16.一种器件，包括：
半导体衬底，包括像素部分和外围部分；
层间电介质膜，位于所述半导体衬底上方，所述层间电介质膜包括所述像素部分中的金属线和所述外围部分中的金属线；
光电二极管图案，位于所述层间电介质膜上方并且连接到所述像素部分中的所述金属线；
器件隔离沟槽，与所述光电二极管图案相邻；
器件隔离电介质层，位于所述像素部分中所述器件隔离沟槽和所述光电二极管图案上方以及在所述外围部分中所述层间电介质膜上方，所述器件隔离电介质层具有第一通孔和第二通孔，所述第一通孔和所述第二通孔分别用以至少部分地暴露所述光电二极管图案和所述外围部分中所述金属线；
第一金属膜图案，对所述像素部分中的所述第一通孔进行间隙填充并且连接到所述光电二极管图案；以及
第二金属膜图案，对于所述外围部分中的所述第二通孔进行间隙填充并且连接到所述金属线。
17.根据权利要求16所述的器件，其中形成所述光电二极管图案包括：
通过在晶态半导体衬底上方执行离子注入来形成光电二极管；
将所述晶态半导体衬底接合到所述半导体衬底上；
在所述光电二极管上方形成硬掩模，所述硬掩模与所述像素部分中所述金属线的位置相对应；以及
通过使用所述硬掩模作为蚀刻掩模，蚀刻所述光电二极管来形成所述器件隔离沟槽，以选择性地暴露所述层间电介质膜。
18.根据权利要求16所述的器件，其中所述光电二极管图案具有第一高度，所述第一高度比所述外围部分中所述层间电介质膜的表面的高度更高，且其中使用在所述器件隔离电介质层上方形成的平坦化层来同时形成所述第一金属膜图案和所述第二金属膜图案。
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