KR102389060B1 - 패드 구조체를 갖는 이미지 센서 - Google Patents

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KR102389060B1
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화이-젠 퉁
수-유 예
포-젠 첸
켕-잉 리아오
에스.와이. 첸
칭-충 수
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는 개재하는 질화물 에칭 저지층 없이 희생 격리 영역 및 실리콘 산화물계 스택을 사용한 이미지 센서 디바이스에서의 패드 구조체의 형성을 설명한다. 이미지 센서 디바이스는, 제2 수평 표면에 대향하는 제1 수평 표면을 포함하는 반도체층; 반도체층의 제2 수평 표면 상에 형성되는 금속화층을 포함하는데, 금속화층은 유전체층을 포함한다. 이미지 센서 디바이스는 또한 제1 수평 표면으로부터 제2 수평 표면까지 반도체층을 가로지르는 패드 영역을 포함한다. 패드 영역은, 개재되는 질화물층 없이 금속화층의 유전체층 상에 형성되는 산화물층 및 금속화층의 전도성 구조체와 물리적으로 접촉하는 패드 구조체를 포함한다.

Description

패드 구조체를 갖는 이미지 센서{IMAGE SENSOR WITH PAD STRUCTURE}
반도체 이미지 센서는 가시 광선, 적외선, 등등과 같은, 유입하는(incoming) 가시 또는 비가시 방사선(radiation)을 감지하기 위해 사용된다. 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 이미지 센서(CMOS image sensor; CIS) 및 전하 결합 소자(charge-coupled device; CCD) 센서는, 디지털 스틸 카메라, 이동 전화, 태블릿, 고글, 등등과 같은 다양한 애플리케이션에서 사용된다. 이들 이미지 센서는 유입하는 방사선을 흡수하고(예를 들면, 감지하고) 그것을 전기 신호로 변환하는 픽셀의 어레이를 활용한다. 이미지 센서의 한 예는, 기판의 "후면 측(back side)"으로부터 방사선을 검출하는 후면 측 조사형(back side illuminated; BSI) 이미지 센서 디바이스이다.
본 개시의 양태는, 하기의 상세한 설명이 첨부의 도면과 함께 판독될 때 가장 잘 이해된다. 업계에서의 일반적인 관행에 따라, 다양한 피처는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피처의 치수는 예시 및 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 예시적인 이미지 센서 디바이스의 상면도이다.
도 2는, 몇몇 실시형태에 따른, 반도체층 및 방사선 감지 영역(radiation sensing region)을 갖는 부분적으로 제조된 이미지 센서 디바이스의 단면도이다.
도 3 및 도 4는, 몇몇 실시형태에 따른, 격리 영역(isolation region)의 제조 동안 부분적으로 제조된 이미지 센서 디바이스의 단면도이다.
도 5는, 몇몇 실시형태에 따른, 금속화층(metallization layer) 및 그 위에 형성되는 주문형 집적 회로(application specific integrated circuit)를 갖는 부분적으로 제조된 이미지 센서 디바이스의 단면도이다.
도 6은, 몇몇 실시형태에 따른, 방사선 감지 영역 사이의 격리 영역의 형성 및 패시베이션층의 퇴적 이후의 부분적으로 제조된 이미지 센서 디바이스의 단면도이다.
도 7 내지 도 10은, 몇몇 실시형태에 따른, 패드 구조체 개구부(pad structure opening)의 제조 동안 부분적으로 제조된 이미지 센서 디바이스의 단면도이다.
도 11은, 몇몇 실시형태에 따른, 패드 구조체 개구부의 형성 이후의 부분적으로 제조된 이미지 센서 디바이스에서의 격리 영역의 확대 단면도이다.
도 12는, 몇몇 실시형태에 따른, 패드 구조체 개구부의 형성 이후의 부분적으로 제조된 이미지 센서 디바이스의 단면도이다.
도 13은, 몇몇 실시형태에 따른, 패드 구조체의 형성 이후의 부분적으로 제조된 이미지 센서 디바이스의 단면도이다.
도 14a 및 도 14b는, 몇몇 실시형태에 따른, 산화물 스택 내에 형성되는 패드 구조체를 갖는 이미지 센서 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
하기의 개시는, 제공된 주제의 상이한 피처를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피처 상에 제1 피처를 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않을 수도 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 배치될 수도 있는 실시형태를 또한 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 참조 문자를 반복할 수도 있다. 이러한 반복은 그 자체로 논의된 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지는 않는다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하는 설명의 용이성을 위해, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
본원에서 사용되는 용어 "명목상(nominal)"은, 소망되는 값 위 및/또는 아래의 값의 어떤 범위와 함께, 제품 또는 프로세스의 설계 단계 동안 설정되는, 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 소망되는, 또는 타겟 값을 가리킨다. 값의 범위는 제조 프로세스 및/또는 허용 오차에서 약간의 변동에 기인할 수 있다.
몇몇 실시형태에서, 용어 "대략" 및 "실질적으로"는 값의 5 %(예를 들면, 값의 ±1 %, ±2 %, ±3 %, ±4 %, ±5 %) 이내에서 변동하는 주어진 양의 값을 나타낼 수 있다.
후면 측 조사형(BSI) 이미지 센서 디바이스는, 내부에 픽셀 또는 방사선 감지 영역이 형성된 반도체 기판(예를 들면, 실리콘 기판)을 포함할 수 있다. 본원에서 개시되는 바와 같이, 용어 "방사선 감지 영역" 및 "픽셀"은 상호 교환 가능하게 사용될 수도 있다. BSI 이미지 센서 디바이스는, 반도체 기판 내에 배열되는 픽셀 어레이를 포함할 수 있다. 픽셀 어레이는, 반도체 기판의 제1 표면 상에 형성되는 다중 레벨 금속화층(예를 들면, 하나 이상의 인터커넥트 구조체) 위에 놓인다. 반도체 기판의 제1 표면은 본원에서 반도체 기판의 "전면 측(front side)" 표면으로 지칭된다. 픽셀 어레이는 반도체 기판 안으로 연장되고, 반도체 기판의 전면에 대향하는 반도체 기판의 제2 표면으로부터 방사선을 수용하도록 구성된다. 방사선을 수용하는(그리고 반도체 기판의 전면에 대향하는) 반도체 기판의 이 제2 표면은, 본원에서 반도체 기판의 "이면" 표면으로 지칭된다.
반도체 기판 내의 픽셀은, 딥 트렌치 격리(deep trench isolation; DTI) 구조체와 같은, 격리 구조체를 사용하여 전기적으로 격리된다. 이웃하는 픽셀 사이에 광학적 격리를 제공하는 각각의 그리드 구조체가 전술한 격리 구조체에 정렬된다(그리고 반도체 기판의 이면 상에 형성된다). 인접한 그리드 구조체는 집합적으로 셀을 형성한다. 게다가, 셀은 집합적으로 컬러 필터링 재료를 수용하도록 구성되는 복합 그리드 구조체를 형성한다. 상기 설명에 기초하여, 복합 그리드 구조체는 반도체 기판의 이면 상에 형성된다.
컬러 필터 재료는 인접한 그리드 구조체 사이에 배치되어 컬러 필터를 형성할 수 있다. 컬러 필터 재료는, 소망되는 파장을 갖는 광이 필터링 재료를 통과하고, 한편 다른 파장을 갖는 광이 컬러 필터링 재료에 의해 흡수되도록, 선택될 수 있다. 예를 들면, 필터링되지 않은 자연광을 받아들이는 녹색 광 필터링 재료는, 녹색광 부분(대략 495 nm와 대략 570 nm 사이의 파장)이 필터를 통과하는 것을 허용할 것이지만, 그러나 모든 다른 파장을 흡수할 것이다. 컬러 필터는 각각의 픽셀에 정렬되어 필터링된 광을 대응하는 픽셀에 제공한다.
BSI 센서 디바이스의 컴포넌트(예를 들면, 픽셀, 트랜지스터, 커패시터, 메모리 구조체, BSI 센서 디바이스에 부착되는 다른 칩, 등등)는, 반도체 기판의 이면 상에 형성되는 패드 구조체에 부착되는 와이어 커넥터를 통해 외부 디바이스(예를 들면, 외부 회로부)에 전기적으로 커플링될 수 있다. 이것을 달성하기 위해, BSI 센서 디바이스의 패드 구조체는, 반도체 기판의 이면으로부터 반도체 기판의 전면까지 물리적으로 연장되고 BSI 센서의 다중 레벨 금속화층에 전기적으로 연결된다. 따라서, BSI 센서 디바이스에 전기적 신호 연결을 제공하는 BSI 센서 디바이스의 다중 레벨 금속화층은, 패드 구조체를 통해 외부 디바이스 또는 회로에 전기적으로 커플링될 수 있다. 패드 구조체는, 픽셀 또는 방사선 감지 영역 주위의 BSI 센서 디바이스의 주변부에 배치될 수 있다. 예를 들면, 반도체 기판의 이면에서 바라본 BSI 센서 디바이스(100)의 상면도를 도시하는 도 1에서 그러한 배열이 도시되어 있다. 도 1의 도면에서, 픽셀(104)의 픽셀 어레이(102)는, 패드 구조체(108)를 포함하는 하나 이상의 패드 어레이(106)에 의해 측방향에서 둘러싸여 있다.
반도체 기판에 패드 구조체(108)를 형성하는 것은, 반도체 기판의 전면에 근접한 다중 레벨 금속화층의 전도성 구조체가 노출될 때까지 이면으로부터 반도체 기판을 에칭하는 것을 요구한다. 패드 구조체의 형성은 패드 구조체 개구부를 전도성 재료(예를 들면, 구리-알루미늄 합금)로 충전하는 것에 의해 달성된다.
본 개시에 따른 다양한 실시형태는, 희생 격리 영역 및 실리콘 산화물계층(예를 들면, 실리콘 산화물계 스택(silicon oxide based stack))을 사용한 이미지 센서 디바이스(예를 들면, BSI 이미지 센서 디바이스)에서의 패드 구조체의 형성을 설명한다. 실리콘 산화물계 스택은 개재하는 질화물 에칭 저지층을 포함하지 않으며, 따라서, 패드 구조체 개구부의 형성 동안 에칭 프로세스를 단순화한다. 몇몇 실시형태에서, 에칭 프로세스는 에칭 화학 재료(etching chemistry) 및 에칭 동작의 수와 관련하여 단순화된다. 몇몇 실시형태에서, 실리콘 산화물계층은, 실리콘 산화물, 도핑되지 않은 실리케이트 글래스(undoped silicate glass; USG), 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 폴리에틸옥사졸린(polyethyloxazoline; PEOX), 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass; FSG), 로우 k(low-k) 유전체 재료, 또는 이들의 조합을 포함한다.
희생 격리 영역 및 실리콘 산화물계층의 사용을 통한 패드 구조체 형성은 도 1 내지 도 13에서 도시되는 예시적인 구조체를 사용하여 논의될 것이다.
도 2는 반도체층(204)에 형성된 방사선 감지 영역 또는 픽셀(202A, 202B, 및 202C)을 갖는 부분적으로 제조된 이미지 센서(200)(예를 들면, 부분적으로 제조된 BIS 이미지 센서)의 단면도이다. 몇몇 실시형태에서, 반도체층(204)은, 대략 6 ㎛보다 더 큰 두께(예를 들면, 대략 6.15 ㎛, 대략 6.30 ㎛, 대략 6.50 ㎛, 및 대략 6.70 ㎛)를 갖는 반도체 기판(예를 들면, 벌크 반도체 웨이퍼, 또는 절연체 웨이퍼 상의 반도체(semiconductor on insulator wafer; SOI)의 최상부층(top layer))이다. 제한이 아닌 예로서, 반도체층(204)은, 실리콘, 게르마늄, 화합물 반도체, 합금 반도체, 임의의 다른 적절한 반도체 재료, 및/또는 이들의 조합과 같은 반도체 재료를 포함할 수 있다. 게다가, 반도체층(204)은, 성능 향상을 위해 변형되는 및/또는 n 형 도펀트, p 형 도펀트, 또는 이들의 조합으로 도핑되는 에피택셜 재료일 수 있다. 또 다른 실시형태, 반도체층(204)은 p 형 및 n 형 도핑 영역의 조합을 구비한다.
방사선 감지 영역 또는 픽셀(202A, 202B, 및 202C)은, 픽셀 영역(204A)으로 칭해지는 반도체층(204)의 부분에 형성된다. 몇몇 실시형태에서, 픽셀 영역(204A)은 반도체층(204)의 중심 영역이다. 예를 들면, 픽셀 영역(204A)은 도 1에서 도시되는 BSI 센서 디바이스(100)에서 픽셀 어레이(102)가 형성되는 영역에 대응할 수도 있다.
방사선 감지 영역 또는 픽셀(202A, 202B, 및 202C)은, 입사하는 가시 광선과 같은 전자기 방사선을 감지하도록 구성된다. 제한이 아닌 예로서, 픽셀(202A, 202B, 및 202C) 각각은, 고정층 포토다이오드(pinned layer photodiode), 포토게이트(photogate), 리셋 트랜지스터, 소스 팔로워 트랜지스터(source follower transistor), 트랜스퍼 트랜지스터, 임의의 다른 적절한 구조체, 및/또는 이들의 조합과 같은 포토다이오드 구조체를 포함한다. 게다가, 픽셀(202A, 202B, 및 202C)은 "방사선 검출 디바이스" 또는 "광 센서"로 또한 지칭될 수도 있다. 간략화 목적을 위해, 세 개의 픽셀(202A, 202B, 및 202C)이 도 2에서 예시된다; 그러나 임의의 수의 픽셀이 반도체층(204)에서 구현될 수도 있다. 몇몇 실시형태에서, 픽셀(202A, 202B, 및 202C)은 전면(204F)으로부터 반도체층(204)을 도핑하는 것에 의해 형성된다. 제한이 아닌 예로서, 도핑 프로세스는 붕소와 같은 p 형 도펀트 또는 인 또는 비소와 같은 n 형 도펀트로 반도체층(204)을 도핑하는 것을 포함할 수 있다. 몇몇 실시형태에서, 픽셀(202A, 202B, 및 202C)은 도펀트 확산 프로세스에 의해 형성된다.
몇몇 실시형태에서, 패드 구조체는 반도체층(204)의 주변부에 위치되는 패드 영역(204C)에 형성된다. 제한이 아닌 예로서, 패드 영역(204C)은 도 1에서 도시되는 BSI 센서 디바이스(100)에서 패드 어레이(106)가 형성되는 영역에 대응한다. 도 2를 참조하면, 몇몇 실시형태에 따르면, 패드 형성을 용이하게 하기 위해 사용되는 격리 영역은 반도체층(204)의 패드 영역(204C)에 형성된다. 몇몇 실시형태에서, 패드 영역(204C) 내의 격리 영역과 동시에, 픽셀 영역(204A) 내에 격리 영역이 형성되어 픽셀(202A, 202B, 및 202C)을 격리할 수 있다. 제한이 아닌 예로서, 격리 영역은 이면(204F)의 부분에 형성될 수 있다.
도 3을 참조하면, 패턴화 동작의 결과로서 패드 영역(204C) 내의 전면(204F)의 일부가 노출되도록, 포토레지스트층(300)이 반도체층(204)의 전면(204F) 상에 배치되어 패턴화된다. 후속하여, 패턴 포토레지스트층(300)을 에칭 마스크로서 사용하여, 에칭 프로세스는 반도체층(204)의 전면(204F)에 개구부(302) 및 개구부(304)를 형성한다. 제한이 아닌 예로서, 에칭 프로세스는 할로겐 기반 가스(halogen-based gas)와 같은 건식 에천트(306)를 사용한다. 예를 들면, 반도체층(204)이 실리콘을 포함하는 경우, 건식 에천트(306)는 수소 브롬화물(HBr) 가스를 포함할 수 있다. 몇몇 실시형태에 따르면, 격리 영역은 개구부(302 및 304)에 형성된다. 전면(204F)으로부터 측정되는 개구부(302)의 깊이(D)는 격리 영역의 두께를 정의한다. 제한이 아닌 예로서, 개구부(304)는 에칭 로딩 효과에 기인하여 D 이하의 깊이를 가질 수도 있다. 몇몇 실시형태에서, 개구부(302)의 깊이(D)는, 대략 100 nm와 대략 1000 nm 사이(예를 들면, 대략 100 nm와 200 nm 사이, 대략 150 nm와 대략 300 nm 사이, 대략 250 nm와 대략 500 nm 사이, 대략 350 nm와 대략 700 nm 사이, 대략 450 nm와 대략 900 nm 사이, 및 대략 600 nm와 대략 1000 nm 사이)에 있다. 개구부(302) 및 개구부(304)의 형성 이후에, 패턴화된 포토레지스트층(300)은 습식 에칭 프로세스를 사용하여 제거될 수 있다.
몇몇 실시형태에서, 격리 영역은, 후속하여, 실리콘 산화물, USG, PSG, BPSG, PEOX, FSG, 로우 k(low-k) 유전체 재료(예컨대, 예를 들면, 대략 3.9 미만의 k 값을 가짐), 또는 이들의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 층을 퇴적하는 것에 의해 형성된다. 격리 영역의 하나 이상의 층은 개구부(302 및 304)를 충전하기 위해 "블랭킷 퇴적될(blanket deposited)" 수 있다(예를 들면, 반도체층(204)의 전체 전면(204F) 상에 퇴적될 수 있다). 결과적으로, 평탄화 프로세스(예를 들면, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스) 또는 에치 백 프로세스(etch back process)(예를 들면, 건식 에칭 프로세스)는 개구부 외부의 퇴적된 재료를 제거할 수 있다. 제한이 아닌 예로서, 도 4는, 패드 영역(204C)에서의 격리 영역(400) 및 픽셀 영역(204A)에서의 격리 영역(402)의 형성 이후의 부분적으로 제조된 이미지 센서(200)를 도시한다. 몇몇 실시형태에 따르면, 도 4에서 도시되는 바와 같이, 격리 영역(400 및 402)의 최상면은, 반도체층(204)의 이면(204F)과 실질적으로 동일 평면 상에 있다. 몇몇 실시형태에서, 격리 영역(400)의 두께 또는 높이는, 대략 100 nm와 대략 1000 nm 사이(예를 들면, 대략 100 nm와 200 nm 사이, 대략 150 nm와 대략 300 nm 사이, 대략 250 nm와 대략 500 nm 사이, 대략 350 nm와 대략 700 nm 사이, 대략 450와 대략 900 nm 사이, 그리고 대략 600 nm와 대략 1000 nm 사이)의 범위에 이른다. 몇몇 실시형태에서, 격리 영역(402)의 두께 또는 높이는, 격리 영역(400)의 두께 또는 높이에 대한 것 이하이다.
도 5를 참조하면, 반도체 디바이스(502)(예를 들면, 전계 효과 트랜지스터)를 갖는 디바이스층(500)은 반도체층(204)의 전면(204F) 상의 칩 레이아웃에 따라 형성될 수 있다. 디바이스층(500)은 또한, 도핑 영역, 더미 영역, 에피택셜층, 커패시터 구조체, 저항기, 등등과 같은, 추가적인 엘리먼트 또는 구조체를 포함할 수도 있다. 디바이스층(500)의 이들 추가적인 엘리먼트 또는 구조체는 간략화를 위해 도 5에서 도시되지 않는다. 디바이스층(500)은, 반도체 디바이스(502) 및 디바이스층(500)의 다른 엘리먼트를 상부 금속화층(upper metallization layer)(508)에 전기적으로 연결하는 수직 전도성 구조체(504)(예를 들면, 금속 콘택)를 더 포함한다. 몇몇 실시형태에서, 디바이스층(500)은, 패드 구조체의 형성 동안 후속 에칭 동작에서 에칭 저지층(ESL)으로서 사용되는 질화물층(506)을 더 포함한다. 제한이 아닌 예로서, 전도성 구조체(504)는 미들 오브 더 라인(middle of the line; MOL) 배선 네트워크를 형성할 수 있다.
몇몇 실시형태에서, 상부 금속화층(508)은 금속화층(508A 내지 508D)과 같은 하나 이상의 금속화층을 포함한다. 몇몇 실시형태에서, 금속화층(508A)은 제1 금속화층이고 금속화층(508D)은 최상부 금속화층(top metallization layer)이다. 몇몇 실시형태에서, 금속화층(508)은 백 엔드 오브 더 라인(back end of the line; BEOL) 배선 네트워크를 형성한다. 금속화층(508)(예를 들면, 금속화층(508A-508D))의 각각의 층은, 횡방향 전도성 구조체(lateral conductive structure)(510)(예를 들면, 라인) 및 수직 전도성 구조체(512)(예를 들면, 수직 인터커넥트 액세스(비아))를 포함할 수 있는데, 여기서 수직 전도성 구조체(512)는 z 축을 따라 인접한 금속화층을 배선한다.
몇몇 실시형태에서, 디바이스층(500) 및 상부 금속화층(508)은, 내부의 엘리먼트 및 구조체를 전기적으로 격리하는 유전체층(514)을 더 포함한다. 몇몇 실시형태에서, 유전체층(514)은, 실리콘 산화물, USG, BPSG, 로우 k 유전체(예를 들면, 3.9보다 더 낮은 유전 상수를 가짐), 또는 유전체 - 예컨대 로우 k 유전체 및 다른 유전체 - 의 스택: (i) 로우 k 유전체(예를 들면, 탄소가 도핑된 실리콘 산화물) 및 질소 도핑을 갖는 실리콘 탄화물; (ii) 로우 k 유전체(예를 들면, 탄소가 도핑된 실리콘 산화물) 및 산소 도핑을 갖는 실리콘 탄화물; (iii) 실리콘 질화물을 갖는 로우 k 유전체(예를 들면, 탄소가 도핑된 실리콘 산화물); 또는 (iv) 실리콘 산화물을 갖는 로우 k 유전체(예를 들면, 탄소가 도핑된 실리콘 산화물)을 포함하는 층간 유전체(ILD) 또는 금속간 유전체(IMD)층이다. 몇몇 실시형태에서, 디바이스층(500)의 유전체층(514)은 금속화층(508)의 유전체층(514)과는 상이할 수 있다. 게다가, 질화물층(506)은 디바이스층(500)의 유전체층(514)과 반도체층(204)의 전면(204F) 사이에 개재될 수 있다. 몇몇 실시형태에서, 질화물층(506)은 반도체 디바이스(502) 주위에 형성되지만, 그러나 반도체 디바이스(502)와 반도체층(204) 사이에는 형성되지 않는다.
또 다른 실시형태에서, 디바이스층(500) 및 상부 금속화층(508)은 별개의 반도체층(예를 들면, 반도체층(204)과는 상이함) 상에 형성될 수 있고, 후속하여, 반도체층(204)의 전면(204F)에 부착될 수 있다.
몇몇 실시형태에서, 주문형 집적 회로(Application Specific Integrated Circuit; ASIC)(516)가 부분적으로 제조된 이미지 센서(200)의 최상부 금속화층(508D)에 부착되어 삼차원(three-dimensional; 3D) 스택을 형성할 수 있다. 제한이 아닌 예로서, 본딩 구조체(518)는, ASIC(516)을 부분적으로 제조된 이미지 센서(200)의 최상부 금속화층(508D)에 전기적으로 그리고 기계적으로 결합하기 위해 사용될 수 있다. 제한이 아닌 예로서, ASIC(516)은 부분적으로 제조된 이미지 센서(200)에 기능성(functionality)을 추가할 수 있거나, 또는, 부분적으로 제조된 이미지 센서(200)의 기능을 제어할 수도 있다. 몇몇 실시형태에서, ASIC(516)은 금속화층, 반도체 디바이스, 메모리 디바이스를 포함하거나, 또는 메모리 칩, 중앙 프로세싱 유닛(central processing unit; CPU) 칩, 다른 기능 칩(예를 들면, RF 칩), 또는 이들의 조합과 같은 칩의 스택일 수 있다.
몇몇 실시형태에서, 부분적으로 제조된 이미지 센서(200)의 제조는, 이면(204B)으로부터 반도체층(204)에 추가적인 구조체를 계속 형성할 수도 있다. 이러한 이유 때문에, 부분적으로 제조된 이미지 센서(200)는, 도 6에서 도시되는 바와 같이, x 축을 중심으로 180° 회전될 수 있다. 몇몇 실시형태에서, 격리 영역(402)에 정렬되는 격리 영역(600)은, 반도체층(204)의 픽셀 영역(204A)에서 방사선 감지 영역 또는 픽셀(202A, 202B, 및 202C)을 추가로 격리하기 위해 형성된다. 제한이 아닌 예로서, 격리 영역(600)은, 하나 이상의 유전체 재료를 포함할 수도 있고 딥 트렌치 격리(deep trench isolation; DTI) 구조체를 형성할 수도 있다. 제한이 아닌 예로서, 격리 영역(600)은, 반도체층(204)을 에칭하여 방사선 감지 영역 또는 픽셀(202A, 202B, 및 202C) 사이에 각각의 트렌치를 형성하는 것에 의해 형성될 수 있다. 트렌치는 후속하여 하나 이상의 유전체 재료로 충전된다. 몇몇 실시형태에서, 픽셀 영역(204A)에 격리 영역(600)을 형성하기 위해 사용되는 하나 이상의 유전체층은, 도 6에서 도시되는 바와 같이, 반도체층(204)의 패드 영역(204C) 상에 층을 형성한다. 또 다른 실시형태, 이면(204B) 상에서의 격리 영역(600)의 형성 이전에, 반도체층(204)은, 도 6에서 도시되는 바와 같이, 두께(T)로 박형화된다. 제한이 아닌 예로서, 두께(T)는 대략 2 ㎛에서부터 대략 6 ㎛까지의 범위에 이를 수 있다(예를 들면, 대략 3 ㎛). 반도체층(204)의 박형화는, 예를 들면, 평탄화 프로세스(예를 들면, CMP 프로세스), 에치 백 프로세스(예를 들면, 건식 에칭 프로세스), 몇몇 다른 박형화 프로세스(예를 들면, 연삭(grinding)), 또는 이들의 조합에 의해 수행될 수도 있다. 반도체층(204)의 박형화는 격리 영역(600)의 형성 및 후속하는 패드 구조체의 형성을 용이하게 한다. 예를 들면, 박형화된 반도체층(204)(예를 들면, 대략 3 ㎛)은, 예를 들면, 더 두꺼운 반도체층(204)(예를 들면, 대략 6 ㎛와 동일하거나 또는 더 두꺼움)과 비교하여, 격리 영역(600) 및 패드 구조체를 에칭하고 형성하기에 더 쉽다.
후속하여, 패시베이션층(602)이 도 6에서 도시되는 바와 같이 격리 영역(600) 상에 퇴적될 수 있다. 패시베이션층(602)은, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체층일 수 있다. 몇몇 실시형태에서, 패시베이션층(602)은, 도 6에서 도시되는 바와 같이, 픽셀 영역(204A) 및 패드 영역(204C) 상에 성장 또는 퇴적되는 보호층 또는 하드 마스크(HM)층이다. 도 7을 참조하면, 포토레지스트층(700)은 패시베이션층(602) 상에 배치될 수 있고, 후속하여, 격리 영역(400)과 정렬되는 패시베이션층(602)의 부분을 노출시키도록 패드 영역(204C)에서 패턴화된다. 몇몇 실시형태에서, 그리고 도 8을 참조하면, 하나 이상의 에칭 동작을 사용할 수도 있는 건식 에칭 프로세스(예를 들면, 반응성 이온 에칭(reactive ion etching; RIE) 프로세스)는 디바이스층(500)의 유전체층(514)을 노출시키는 개구부(800)를 형성한다.
몇몇 실시형태에서, 건식 에칭 프로세스는, 패시베이션층(602), 격리 영역(600)의 층, 반도체층(204), 격리 영역(400), 및 질화물층(506)을 에칭하기 위해 하나 이상의 상이한 에칭 가스를 사용할 수도 있다. 제한이 아닌 예로서, 반도체층(204)(예를 들면, 실리콘)의 재료는 염소(Cl2) 및 HBr의 가스 혼합물을 사용하여 에칭될 수 있다. 몇몇 실시형태에서, 건식 에칭 프로세스는 격리 영역(400) 상에서 종료한다. 몇몇 실시형태에서, 건식 에칭 프로세스는, 그것이 종료되기 이전에, 격리 영역(400)으로부터 대략 200 Å과 300 Å 사이의 재료를 에칭한다. 후속하여, 건식 에칭 프로세스 - 예를 들면, 테트라플루오로메탄(tetrafluoromethane; CF4) 가스를 사용함 - 는 격리 영역(400)을 제거하고 질화물층(506) 상에서 종료한다. 도 8에서 도시되는 바와 같이, 오버 에칭 동작(over-etch operation) - 예를 들면, 옥타플루오로시클로부탄(octafluorocyclobutane; C4F8)을 사용함 - 은 질화물층(506)을 제거하여 디바이스층(500)의 유전체층(514)을 노출시킨다. 다시 말하면, 에칭 프로세스는 디바이스층(500)의 유전체층(514)이 개구부(800)를 통해 노출될 때 종료된다.
개구부(800)의 형성 이후에, 패턴화된 포토레지스트층(700)이 습식 에칭 프로세스를 사용하여 제거될 수 있고, 산화물층(900)이, 도 9에서 도시되는 바와 같이, 개구부(800)의 노출된 표면(예를 들면, 디바이스층(500)의 유전체층(514)을 포함함) 상에 그리고 패시베이션층(602) 상에 컨포멀하게 퇴적될 수 있다. 제한이 아닌 예로서, 산화물층(900)은, 대략 100 nm와 대략 700 nm 사이(예를 들면, 대략 400 nm)의 두께 범위를 갖는, PEOX와 같은 실리콘 산화물 유전체이다. 또 다른 실시형태에서, 산화물층(900)은, USG, PSG, BPSG, FSG, 로우 k 유전체 재료, 또는 이들의 조합과 같은 재료를 포함한다. 몇몇 실시형태에서, 산화물층(900)은, 패드 구조체 개구부 형성을 위한 에칭 프로세스를 용이하게 하는 버퍼 산화물 또는 버퍼 산화물 스택이다.
도 10을 참조하면, 부분적으로 제조된 이미지 센서(200) 상에 포토레지스트층(1000)이 후속하여 배치되고(예를 들면, 스핀 코팅됨) 패턴화되어 개구부(800) 내의 산화물층(900)의 부분을 노출시키는 개구부(1002)를 형성한다. 몇몇 실시형태에서, 디바이스층(500)의 산화물층(900) 및 유전체층(514)의 노출된 부분을 제거하기 위해 건식 에칭 프로세스 동안 에칭 마스크로서 패턴화된 포토레지스트층(1000)이 사용된다. 몇몇 실시형태에서, 건식 에칭 프로세스는 CF4 가스를 포함하는 RIE 프로세스이다. 디바이스층(500)의 산화물층(900) 및 유전체층(514)이 실리콘 산화물계 재료(예를 들면, PEOX, USG, PSG, BPSG, 실리콘 산화물, 등등)이기 때문에, 단순화된 에칭 프로세스(예를 들면, 단일의 에칭 화학 재료를 갖는 에칭 프로세스)가 사용되어 금속화층(508A)의 가장 가까운 횡방향 전도성 구조체(510)를 노출시킬 수 있다.
몇몇 실시형태에 따르면, 도 11은 상기 언급된 에칭 프로세스 이후에, 도 10에서 도시되는, 부분적으로 제조된 이미지 센서(200)의 영역(1004)의 확대도이다. 도 11에서, 산화물층(900) 및 유전체층(514)의 결과적으로 나타나는 개구부(1100)는 횡방향 전도성 구조체(510)의 일부를 노출시킨다. 도 11은 영역(1004)의 더욱 상세한 도면이며, 그것은, 도 10에서는 간략화를 위해 도시되지 않은 횡방향 전도성 구조체(510)의 라이너층(1102)과 같은 추가적인 층을 포함한다. 제한이 아닌 예로서, 라이너층(1102)은, 전도성 구조체(510)에서 전도성 재료(예를 들면, 구리)에 대한 확산 장벽층으로서 기능하는, 탄탈룸 질화물(TaN)을 포함할 수 있다. 또 다른 실시형태, 라이너층(1102)은 건식 에칭 프로세스를 위한 ESL로서 기능하고, 결과적으로, 도 11에서 도시되는 바와 같이, 라이너층(1004)을 펀치 스루(punch-through)하여 횡방향 전도성 구조체(510)를 노출시키기 위해서는 제2 건식 에칭 동작(예를 들면, 오버 에칭 프로세스)이 필요할 수도 있다. 제한이 아닌 예로서, 오버 에칭 프로세스는 C4F8 가스를 사용할 수도 있다. 몇몇 실시형태에서, 라이너층(1102)은 대략 25 nm에서부터 대략 60 nm까지의(예를 들면, 대략 25 nm와 대략 40 nm 사이의, 대략 30 nm와 대략 50 nm 사이의, 대략 35 nm와 대략 60 nm 사이의) 범위에 이를 수 있다. 몇몇 실시형태에서, 오버 에칭 프로세스는, 도 11에서 도시되는 바와 같이, 얕은 디봇(shallow divot)(예를 들면, 대략 1 nm 내지 대략 5 nm 사이)을 형성하도록 전도성 구조체(510)를 표면적으로(superficially) 에칭할 수도 있다. 몇몇 실시형태에서, 이 표면적 에칭(superficial etch)은, 그것이 전도성 구조체(510)의 콘택 영역(1104)을 증가시키고 패드 구조체의 콘택 저항을 감소시키기 때문에, 의도적이다.
제한이 아닌 예로서, 개구부(1100)는 대략 1.2와 대략 2 사이(예를 들면, 대략 1.2, 대략 1.5, 대략 1.8 및 대략 2)의 애스펙트비(aspect ratio), 및 대략 75°와 대략 85° 사이의 측벽 각도(θ)(예를 들면, 대략 75°, 대략 78°, 대략 80°, 대략 82°, 대략 83°, 및 대략 85°)를 가질 수 있다.
몇몇 실시형태에 따르면, 산화물계 스택(예를 들면, 산화물층(900) 및 유전체층(514))의 사용은 - 산화물 및 에칭 정지 질화물층의 조합과는 반대로 - 에칭 화학 재료 및 에칭 동작의 필수 횟수의 관점에서 에칭 프로세스를 단순화하고, 실질적으로 더 많은 수직 측벽을 개구부(1100)에 제공한다. 예를 들면, 산화물 및 에칭 정지 질화물층의 조합을 포함하는 스택 내의 개구부의 측벽 각도는 45°만큼 넓을 수 있다. 게다가, 산화물계 스택은, 자신의 균질성(homogeneity)에 기인하여, 패드 구조체로 유도되는 기계적 응력을 감소시키고, 응력 관련 장애를 완화한다. 예를 들면, 질화물층과 산화물층 사이의 열 팽창 계수에서의 차이에 기인하여 질화물 및 산화물층을 갖는 스택에서 열 응력이 발생할 수도 있다. 열 응력은, 이어서, 패드 구조체에서 기계적 응력을 유도할 수 있다.
몇몇 실시형태에 따르면, 도 12는, 개구부(1100)의 형성 및 도 10 및 도 11에서 도시되는 패턴화된 포토레지스트층(1000)의 제거 이후의 부분적으로 제조된 이미지 센서(200)이다. 도 12 및 도 13을 참조하면, 패드 구조체(1300)를 형성하기 위해, 개구부(1100)에서 금속층이 퇴적되고 후속하여 패턴화될 수 있다. 예를 들면, 금속층의 패턴화는 포토리소그래피 및 에칭 동작으로 달성될 수 있다. 몇몇 실시형태에서, 패드 구조체(1300)는 금속 합금 - 예를 들면, 알루미늄 구리(AlCu) - 를 포함한다. 그러나, 이것은 제한하는 것은 아니며 다른 적절한 금속 또는 금속 합금이 사용될 수도 있다. 또 다른 실시형태, 유전체층(1302)(예를 들면, USG층 또는 다른 산화물)이 패드 구조체(1300) 상에 퇴적된다. 최상면 유전체층(1302)은, 산화물층(900) 상의 유전체층(1302)의 퇴적된 양을 연마하고 제거하는 CMP 프로세스로부터 세정될 수도 있다. 몇몇 실시형태에서, 패드 구조체(1300)의 일부를 노출시키게끔 개구부(1304)가 형성되도록 유전체층(1302)이 패턴화된다. 제한이 아닌 예로서, 도 13에 도시되지 않는 와이어 커넥터가 개구부(1304)에 형성될 수 있다. 몇몇 실시형태에 따르면, 와이어 커넥터 - 패드 관통 구조체(through pad structure)(1300) - 는 금속화층(508)을 하나 이상의 외부 컴포넌트에 전기적으로 연결한다.
도 14a 및 도 14b는, 몇몇 실시형태에 따른, 희생 격리 영역 및 산화물계 스택을 사용한 이미지 센서 디바이스에서 패드 구조체의 형성을 위한 방법(1400)을 설명한다. 방법(1400)에서 설명된 산화물-기질 스택은 질화물 에칭 저지층 - 예를 들면, 실리콘 질화물층 - 을 포함하지 않는다. 방법(1400)의 다양한 동작 사이에서 다른 제조 동작이 수행될 수도 있고 단지 명확성을 위해 생략될 수도 있다. 본 개시의 실시형태는 방법(1400)으로 제한되지는 않는다. 방법(1400)은, 도 2 내지 도 13에서 도시되는 예시적인 구조체를 사용하여 설명될 것이다.
도 14a를 참조하면, 방법(1400)은 동작(1402) 및 반도체층의 전면 상에서의 격리 영역의 형성으로 시작한다. 제한이 아닌 예로서, 방법(1400)의 격리 영역은 도 4에 도시되고 도 2 및 도 3에서 설명되는 반도체층(204)의 전면(204F)에 형성되는 격리 영역(400)과 유사하다. 몇몇 실시형태에서, 격리 영역(400)의 두께는 대략 100 nm와 대략 1000 nm 사이(예를 들면, 대략 100 nm와 200 nm 사이, 대략 150 nm와 대략 300 nm 사이, 대략 250 nm와 대략 500 nm 사이, 대략 350 nm 내지 대략 700 nm 사이, 대략 450 nm 내지 대략 900 nm 사이, 및 대략 600 nm 내지 대략 1000 nm 사이)의 범위에 걸치며, 실리콘 산화물, USG, PSG, BPSG, PEOX, FSG, 로우 k 유전체 재료(예를 들면, 탄소가 도핑된 실리콘 산화물), 또는 이들의 조합과 같은 하나 이상의 산화물층을 포함한다.
도 14a를 참조하면, 방법(1400)은 동작(1404) 및 반도체층의 전면 상에서의 디바이스층 및 하나 이상의 금속화층의 형성으로 계속된다. 제한이 아닌 예로서, 동작(1404)의 디바이스층 및 하나 이상의 금속화층은 도 5에서 도시되는 디바이스층(500) 및 금속화층(508A-508D)과 유사하다. 몇몇 실시형태에서, (예를 들면, 디바이스층(500)과 같은) 디바이스층은, 후속하는 에칭 동작에서 에칭 저지층으로서 기능하는 질화물층(506)을 포함할 수 있다. 몇몇 실시형태에서, (예를 들면, 도 5에서 도시되는 ASIC(516)와 같은) ASIC은, 도 5에서 도시되는 바와 같이, 하나 이상의 금속화층의 (예를 들면, 최상부 금속화층(508D)과 같은) 최상부 금속화층에 기계적으로 그리고 전기적으로 결합되어 3D 스택을 형성할 수 있다. 제한이 아닌 예로서, ASIC은 이미지 센서 디바이스에 기능성을 추가할 수 있거나, 이미지 센서 디바이스의 기능을 제어할 수도 있거나, 또는 둘 모두를 할 수 있다. 결과적으로, ASIC은 금속화층, 반도체 디바이스, 메모리 디바이스를 포함할 수도 있거나, 메모리 칩, CPU 칩, 다른 기능 칩(예를 들면, RF 칩), 또는 이들의 조합과 같은 칩의 스택일 수 있다.
도 14a를 참조하면, 방법(1400)은, 동작(1406) 및 디바이스층의 유전체층을 노출하기 위한, 격리 영역에 정렬되는 (예를 들면, 반도체층의 전면에 대향하는) 반도체층의 이면에서의 개구부의 형성으로 계속된다. 몇몇 실시형태에 따르면, 동작(1406)의 예가 도 8에서 도시되는데, 여기서는, 반도체층(204)의 이면(204B)에 개구부(800)를 형성하여 디바이스층(500)의 유전체층(514)을 노출시키기 위해, 포토리소그래피 및 에칭 동작이 사용된다. 제한이 아닌 예로서, 반도체층(204)의 재료(예를 들면, 실리콘)는 Cl2 및 HBr의 가스 혼합물을 사용하여 에칭될 수 있다. 몇몇 실시형태에서, 건식 에칭 프로세스는 격리 영역(400) 상에서 종료하고 그것이 종료되기 이전에 격리 영역(400)으로부터 대략 200 Å과 300 Å 사이의 재료를 에칭한다. 후속하여, 건식 에칭 프로세스 - 예를 들면, 테트라플루오로메탄(tetrafluoromethane; CF4) 가스를 사용함 - 는 격리 영역(400)을 제거하고 질화물층(506) 상에서 종료한다. 도 8에서 도시되는 바와 같이, 오버 에칭 동작(over-etch operation) - 예를 들면, 옥타플루오로시클로부탄(octafluorocyclobutane; C4F8)을 사용함 - 은 질화물층(506)을 제거하여 디바이스층(500)의 유전체층(514)을 노출시킨다.
도 14a를 참조하면, 방법(1400)은, 동작(1408) 및 개구부의 노출된 표면 상에서의 산화물층의 퇴적으로 계속된다. 몇몇 실시형태에 따르면, 동작(1408)의 예가 도 9에서 도시되는데, 여기서는, 개구부(800)의 노출된 표면 - 디바이스층(500)의 유전체층(514)의 노출된 부분을 포함함 - 및 이면(204B) 상에 산화물층(900)이 퇴적된다. 몇몇 실시형태에서, 도 9의 산화물층(900)과 같은, 동작(1408)의 산화물층은, PEOX, USG, PSG, BPSG, FSG, 로우 k 유전체 재료, 또는 이들의 조합과 같은 실리콘 산화물계 유전체이며, 대략 100 nm와 대략 700 nm 사이(예를 들면, 대략 100 nm와 대략 250 nm 사이, 대략 150 nm와 대략 300 nm 사이, 대략 270 nm와 대략 400 nm 사이, 대략 350 nm와 대략 500 nm 사이, 대략 420 nm와 대략 600 nm 사이, 대략 400 nm와 대략 680 nm 사이, 대략 450 nm와 대략 700 nm 사이)의 두께 범위를 갖는다. 몇몇 실시형태에서, 동작(1408)의 산화물층은, 방법(1400)의 동작(1410)에서 설명되는 패드 구조체 개구부에 대한 에칭 프로세스를 용이하게 하는 버퍼 산화물 또는 버퍼 산화물 스택이다.
도 14a를 참조하면, 방법(1400)은 동작(1410)으로 계속되는데, 여기서, 디바이스층의 유전체층 및 산화물층은, 하나 이상의 금속화층 중의 금속화층의 전도성 구조체를 노출시키는 패드 구조체 개구부를 형성하도록 에칭된다. 제한이 아닌 예로서, (예를 들면, 동작(1410)에 따른) 패드 구조체 개구부는, 도 11 및 도 12에서 도시되는 개구부(1100)이다. 제한이 아닌 예로서, 개구부(1100)는 CF4 가스를 사용하는 건식 에칭 프로세스를 통해 형성된다. 디바이스층(500)의 유전체층(514) 및 산화물층(900)이 실리콘 산화물계 유전체 재료(예를 들면, PEOX, USG, PSG, BPSG, 등등)이기 때문에, 단순화된 에칭 프로세스(예를 들면, 단일의 에칭 화학 재료를 갖는 에칭 프로세스)는 금속화층(508A)의 선택된 횡방향 전도성 구조체(510)를 노출시키기 위해 사용된다. 또한, C4F8 가스를 사용하는 오버 에칭 프로세스가 사용되어, 라이너층(1102)을 펀치 스루하고 전도성 구조체(510)를 노출시킬 수도 있다. 제한이 아닌 예로서, 개구부(1100)는 대략 1.2와 대략 2 사이의 애스펙트비, 및 대략 75°와 대략 85° 사이의 측벽 각도(θ)(예를 들면, 대략 75°, 대략 78°, 대략 80°, 대략 82°, 대략 83°, 및 대략 85°)를 가질 수 있다.
몇몇 실시형태에 따르면, 희생 격리 영역(400) 산화물계 스택(예를 들면, 산화물층(900) 및 유전체층(514))의 사용은 - 산화물층 및 질화물 에칭 저지층의 조합과는 반대로 - 에칭 화학 재료 및 에칭 동작의 필수 횟수의 관점에서 에칭 프로세스를 단순화하고, 실질적으로 수직인 측벽(예를 들면, 대략 75°와 대략 85° 사이)을 갖는 개구부(1100)를 제공한다. 게다가, 산화물계 스택은, 자신의 균질성에 기인하여, 패드 구조체로 유도되는 기계적 응력을 감소시키고, 패드 구조체 부근에서 응력 관련 장애를 완화한다.
도 14b를 참조하면, 방법(1400)은 동작(1412) 및 개구부 내의 패드 구조체의 형성을 계속한다. 제한이 아닌 예로서, 방법(1400)의 동작(1420)에 따른 패드 구조체는 도 13에서 도시되는 패드 구조체(1300)이다. 패드 구조체(1300)는 금속층을 퇴적하고 패턴화하는 것에 의해 형성될 수 있다. 몇몇 실시형태에서, 패드 구조체는, 금속 합금(예를 들면, 알루미늄 구리(AlCu)), 다른 적절한 금속, 또는 합금을 포함한다.
방법(1400)은 동작(1414)에서 종료되는데, 여기서는, 패드 구조체 상에 유전체층이 퇴적되고, 유전체층에 개구부가 형성되어 패드 구조체의 일부를 노출시킨다. 몇몇 실시형태에서, 동작(1414)에서 설명되는 개구부의 예는, 도 13에서 도시되는 개구부(1304)이다. 제한이 아닌 예로서, 와이어 커넥터가 개구부에 형성되어, 이미지 센서의 금속화층을, 다른 칩, 전력 공급부, 등등과 같은, 외부 컴포넌트 또는 디바이스에 전기적으로 연결할 수 있다.
본 개시에 따른 다양한 실시형태는, 개재되는 질화물 에칭 저지층(예를 들면, 실리콘 질화물층) 없이 희생 격리 영역 및 실리콘 산화물계 스택을 사용한 이미지 센서 디바이스(예를 들면, BSI 이미지 센서 디바이스)에서의 패드 구조체의 형성을 설명한다. 몇몇 실시형태에서, 실리콘 산화물계 스택 - 여기에 패드 구조체 개구부가 형성됨 - 은, 유전체 재료, 예컨대 실리콘 산화물, USG, PSG, BPSG, PEOX FSG, 로우 k 유전체 재료, 또는 에칭 화학 재료 및 에칭 동작의 횟수의 관점에서 에칭 프로세스를 단순화하는 이들의 조합을 포함한다. 게다가, 산화물계 스택은, 자신의 균질성에 기인하여, 패드 구조체로 유도되는 기계적 응력을 감소시키고, 패드 구조체 부근에서 응력 관련 장애를 완화한다. 몇몇 실시형태에서, 결과적으로 나타나는 패드 구조체 개구부는 실질적으로 수직인 측벽(예를 들면, 대략 75°와 대략 85° 사이)을 갖는다.
몇몇 실시형태에서, 이미지 센서 디바이스는, 제2 수평 표면에 대향하는 제1 수평 표면을 포함하는 반도체층; 반도체층의 제2 수평 표면 상에 형성되는 금속화층을 포함하는데, 금속화층은 유전체층을 포함한다. 이미지 센서 디바이스는 또한, 반도체층에 형성되는 하나 이상의 방사선 감지 영역 및 제1 수평 표면으로부터 제2 수평 표면까지 반도체층을 가로지르는 패드 영역을 포함한다. 패드 영역은, 개재되는 질화물층 없이 금속화층의 유전체층 상에 형성되는 산화물층 및 금속화층의 전도성 구조체와 물리적으로 접촉하며, 금속화층의 유전체층 및 산화물층을 가로지르는 패드 구조체를 포함한다.
몇몇 실시형태에서, 방법은 반도체층의 제1 표면에 격리 영역을 형성하는 것 및 반도체층의 제1 표면 상에 디바이스층을 형성하는 것을 포함하는데, 디바이스층은 격리 영역과 접촉하는 질화물층 및 질화물층 상의 유전체층을 포함한다. 방법은, 디바이스층 상에 금속화층을 그리고 제1 표면에 대향하는 반도체층의 제2 표면으로부터 패드 구조체를 형성하는 것을 더 포함하는데, 패드 구조체를 형성하는 것은 다음을 포함한다: (i) 격리 영역을 노출시키는 개구부를 형성하기 위해 반도체층의 제2 표면을 에칭하는 것; (ii) 디바이스층의 유전체층을 노출시키기 위해 격리 영역 및 디바이스층의 질화물층을 제거하는 것; (iii) 노출된 유전체층 상에 산화물층을 퇴적하는 것; (iv) 금속화층으로부터 전도성 구조체를 노출시키기 위해 산화물층 및 유전체층에 개구부를 형성하는 것; 및 (v) 패드 구조체를 형성하기 위해 개구부에 전도성 재료를 퇴적하는 것.
몇몇 실시형태에서, 이미지 센서는, 방사선 감지 구조체의 어레이를 갖는 반도체층; 반도체층의 제1 표면 상에 배치되는 디바이스층; 디바이스층 상에 배치되는 다중 레벨 금속화층; 반도체층의 주변 영역에 위치되며 제1 표면에 대향하는 반도체층의 제2 표면에 형성되는 패드 어레이 - 패드 어레이는 패드 구조체를 포함함 - 를 포함한다. 또한, 이미지 센서는, 디바이스층의 유전체층 및 버퍼 산화물층을 포함하는 패드 구조체 각각 아래에 산화물 구조체를 포함하는데, 패드 구조체 각각의 부분은 산화물 구조체를 가로질러 다중 레벨 금속화층 내의 전도성 구조체에 전기적으로 연결된다.
본 개시의 요약 섹션이 아니라 상세한 설명 섹션이 청구범위를 해석하는 데 사용되도록 의도된다는 것이 인식되어야 한다. 요약서 섹션은, 고려되는 하나 이상의 그러나 모두는 아닌 예시적인 실시형태를 기술할 수도 있고, 따라서, 첨부된 청구범위를 제한하도록 의도되지는 않는다.
전술한 개시는, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러 가지 실시형태의 피처를 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식할 것이다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 인식할 것이다.
실시예들
실시예 1. 이미지 센서 디바이스에 있어서,
제2 수평 표면에 대향하는 제1 수평 표면을 포함하는 반도체층;
상기 반도체층의 제2 수평 표면 상에 형성되며 유전체층을 포함하는 금속화층(metallization layer);
상기 반도체층 내에 형성되는 하나 이상의 방사선 감지 영역(radiation sensing region); 및
상기 제1 수평 표면으로부터 상기 제2 수평 표면까지 상기 반도체층을 가로지르는 패드 영역을 포함하고, 상기 패드 영역은,
개재되는 질화물층들 없이 상기 금속화층의 유전체층 상에 형성되는 산화물층; 및
상기 산화물층 및 상기 금속화층의 유전체층을 가로지르며 상기 금속화층의 전도성 구조체와 물리적으로 접촉하는 패드 구조체를 포함하는 것인, 이미지 센서 디바이스.
실시예 2. 실시예 1에 있어서, 상기 산화물층은 100 nm와 700 nm 사이의 두께를 가지며, 실리콘 산화물, 도핑되지 않은 실리케이트 글래스(undoped silicate glass; USG), 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass; FSG), 또는 이들의 조합들을 포함하는 것인, 이미지 센서 디바이스.
실시예 3. 실시예 1에 있어서, 상기 산화물층은 폴리에틸옥사졸린(polyethyloxazoline; PEOX)을 포함하며, 100 nm와 700 nm 사이의 두께를 갖는 것인, 이미지 센서 디바이스.
실시예 4. 실시예 1에 있어서, 상기 패드 영역 및 상기 하나 이상의 방사선 감지 영역은 상기 이미지 센서 디바이스의 상이한 영역들에 배치되는 것인, 이미지 센서 디바이스.
실시예 5. 실시예 1에 있어서, 상기 하나 이상의 방사선 감지 영역은 상기 이미지 센서 디바이스의 중심 부분에 위치되고, 상기 패드 영역은 상기 이미지 센서 디바이스의 주변부에 위치되는 것인, 이미지 센서 디바이스.
실시예 6. 실시예 1에 있어서,
상기 하나 이상의 방사선 감지 영역 사이에 배치되는 격리 영역(isolation region)들;
상기 금속화층과 상기 반도체층의 제2 수평 표면 사이에 배치되는 디바이스층; 및
상기 금속화층이 주문형 집적 회로(application specific integrated circuit; ASIC)와 상기 디바이스층 사이에 개재되도록 상기 금속화층에 전기적으로 그리고 기계적으로 연결되는 상기 ASIC을 더 포함하는, 이미지 센서 디바이스.
실시예 7. 방법에 있어서,
제1 표면을 갖는 반도체층 내에 격리 영역 - 상기 격리 영역은 상기 반도체층의 제1 표면과 동일 평면인 최상면 및 상기 반도체층 내에 임베딩되는 바닥면을 포함함 - 을 형성하는 단계;
상기 반도체층의 제1 표면 상에 디바이스층을 형성하는 단계로서, 상기 디바이스층은,
상기 격리 영역의 최상면과 접촉하는 질화물층; 및
상기 질화물층 상의 유전체층을 포함하는 것인, 상기 디바이스층을 형성하는 단계;
상기 디바이스층 상에 금속화층을 형성하는 단계; 및
상기 제1 표면에 대향하는 상기 반도체층의 제2 표면으로부터 패드 구조체를 형성하는 단계를 포함하고, 상기 패드 구조체를 형성하는 단계는,
상기 격리 영역의 바닥면을 노출시키는 개구부를 형성하기 위해 상기 반도체층의 제2 표면을 에칭하는 단계;
상기 디바이스층의 유전체층을 노출시키기 위해 상기 격리 영역 및 상기 디바이스층의 질화물층을 제거하는 단계;
상기 노출된 유전체층 상에 산화물층을 퇴적하는 단계;
상기 금속화층으로부터 전도성 구조체를 노출시키기 위해 상기 산화물층 및 상기 유전체층 내에 개구부들을 형성하는 단계; 및
상기 패드 구조체를 형성하기 위해 상기 개구부들 내에 전도성 재료를 퇴적하는 단계를 포함하는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 격리 영역 및 상기 디바이스층의 질화물층을 제거하는 단계는,
상기 격리 영역을 테트라플루오로메탄(tetrafluoromethane; CF4) 가스로 에칭하는 단계; 및
상기 질화물층을 옥타플루오로시클로부탄(octafluorocyclobutane; C4F8) 가스로 에칭하는 단계를 포함하는 것인, 방법.
실시예 9. 실시예 7에 있어서, 상기 산화물층 및 상기 유전체층 내에 개구부들을 형성하는 단계는, 1.2와 2 사이의 애스펙트비(aspect ratio) 및 75°와 85° 사이의 측벽 각도를 갖는 개구부들을 형성하는 단계를 포함하는 것인, 방법.
실시예 10. 실시예 7에 있어서, 상기 격리 영역을 형성하는 단계는, 100 nm와 1000 nm 사이의 깊이를 갖는 트렌치를 형성하기 위해 상기 반도체층의 제1 표면을 에칭하는 단계를 포함하는 것인, 방법.
실시예 11. 실시예 7에 있어서, 상기 격리 영역의 바닥면을 노출시키는 개구부를 형성하기 위해 상기 반도체층의 제2 표면을 에칭하는 단계는, 상기 격리 영역의 바닥면의 일부를 200 Å과 300 Å 사이로 에칭하는 단계를 포함하는 것인, 방법.
실시예 12. 실시예 7에 있어서, 상기 산화물층을 퇴적하는 단계는, 폴리에틸옥사졸린(PEOX)을 100 nm와 700 nm 사이의 두께로 퇴적하는 단계를 포함하는 것인, 방법.
실시예 13. 실시예 7에 있어서, 상기 산화물층을 퇴적하는 단계는, 실리콘 산화물, 도핑되지 않은 실리케이트 글래스(USG), 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG), 불소 도핑된 실리케이트 글래스(FSG), 또는 이들의 조합들을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 14. 실시예 7에 있어서,
상기 반도체층 내에 방사선 감응 영역(radiation sensitive region)들을 형성하는 단계; 및
인접한 방사선 감응 영역들 사이에 격리 구조체를 형성하는 단계를 더 포함하는, 방법.
실시예 15. 실시예 7에 있어서, 상기 디바이스층을 형성하는 단계는,
하나 이상의 반도체 디바이스를 형성하는 단계;
상기 반도체층의 제1 표면 상에 상기 질화물층 - 상기 질화물층은 상기 하나 이상의 반도체 디바이스를 둘러쌈 - 을 퇴적하는 단계;
상기 유전체층을 퇴적하는 단계; 및
상기 하나 이상의 반도체 디바이스를 상기 금속화층에 전기적으로 연결하기 위해 상기 유전체층 내에 수직 전도성 구조체들을 형성하는 단계를 포함하는 것인, 방법.
실시예 16. 이미지 센서에 있어서,
방사선 감지 구조체들의 어레이를 포함하는 반도체층;
상기 반도체층의 제1 표면 상에 배치되는 디바이스층;
상기 디바이스층 상에 배치되는 다중 레벨 금속화층;
상기 반도체층의 주변 영역에 위치되며 상기 제1 표면에 대향하는 상기 반도체층의 제2 표면으로부터 형성되는 패드 어레이 - 상기 패드 어레이는 패드 구조체들을 포함함 - ; 및
상기 패드 구조체들 각각의 아래에 있는 산화물 구조체로서,
버퍼 산화물층; 및
상기 디바이스층의 유전체층 - 상기 패드 구조체 각각의 부분들은 상기 산화물 구조체를 가로질러 상기 다중 레벨 금속화층 내의 전도성 구조체에 전기적으로 연결됨 - 을 포함하는, 상기 산화물 구조체를 포함하는, 이미지 센서.
실시예 17. 실시예 16에 있어서, 상기 버퍼 산화물층은, 폴리에틸옥사졸린(PEOX), 도핑되지 않은 실리케이트 글래스(USG), 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG), 불소 도핑된 실리케이트 글래스(FSG), 또는 이들의 조합들을 포함하는 것인, 이미지 센서.
실시예 18. 실시예 16에 있어서, 상기 산화물 구조체는 질화물층을 포함하지 않는 것인, 이미지 센서.
실시예 19. 실시예 16에 있어서, 상기 디바이스층의 유전체층은 실리콘 산화물계 재료를 포함하는 것인, 이미지 센서.
실시예 20. 실시예 16에 있어서, 상기 버퍼 산화물층은 100 nm와 700 nm 사이의 두께를 갖는 것인, 이미지 센서.

Claims (10)

  1. 이미지 센서 디바이스에 있어서,
    하나 이상의 방사선 감지 영역(radiation sensing region)을 포함하는 반도체층;
    상기 반도체층의 수평 표면 상에 형성되며 유전체층을 포함하는 금속화층(metallization layer);
    상기 하나 이상의 방사선 감지 영역에서 상기 반도체층의 수평 표면과 상기 금속화층 사이에 형성되는 질화물층; 및
    상기 반도체층을 가로지르는 패드 영역을 포함하고, 상기 패드 영역은,
    산화물층 - 상기 산화물층의 바닥면은 상기 유전체층의 상부면과 물리적으로 접촉하되 상기 산화물층과 상기 유전체층 사이의 계면에서 상기 질화물층과 물리적으로 접촉하지 않음 - ; 및
    상기 산화물층 및 상기 금속화층의 유전체층을 가로지르며 상기 금속화층의 전도성 구조체와 물리적으로 접촉하는 패드 구조체를 포함하고, 상기 패드 구조체는 상기 반도체층의 개구부 내에 위치되고, 상기 산화물층에 의해 둘러싸이는 것인, 이미지 센서 디바이스.
  2. 제1항에 있어서, 상기 산화물층은 100 nm와 700 nm 사이의 두께를 가지며, 실리콘 산화물, 도핑되지 않은 실리케이트 글래스(undoped silicate glass; USG), 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass; FSG), 또는 이들의 조합들을 포함하는 것인, 이미지 센서 디바이스.
  3. 제1항에 있어서, 상기 산화물층은 폴리에틸옥사졸린(polyethyloxazoline; PEOX)을 포함하며, 100 nm와 700 nm 사이의 두께를 갖는 것인, 이미지 센서 디바이스.
  4. 제1항에 있어서, 상기 패드 영역 및 상기 하나 이상의 방사선 감지 영역은 상기 이미지 센서 디바이스의 상이한 영역들에 배치되는 것인, 이미지 센서 디바이스.
  5. 제1항에 있어서, 상기 하나 이상의 방사선 감지 영역은 상기 이미지 센서 디바이스의 중심 부분에 위치되고, 상기 패드 영역은 상기 이미지 센서 디바이스의 주변부에 위치되는 것인, 이미지 센서 디바이스.
  6. 제1항에 있어서,
    상기 하나 이상의 방사선 감지 영역 사이에 배치되는 격리 영역(isolation region)들;
    상기 금속화층과 상기 반도체층의 수평 표면 사이에 배치되는 디바이스층; 및
    상기 금속화층이 주문형 집적 회로(application specific integrated circuit; ASIC)와 상기 디바이스층 사이에 개재되도록 상기 금속화층에 전기적으로 그리고 기계적으로 연결되는 상기 ASIC을 더 포함하는, 이미지 센서 디바이스.
  7. 방법에 있어서,
    제1 표면을 갖는 반도체층 내에 격리 영역 - 상기 격리 영역은 상기 반도체층의 제1 표면과 동일 평면인 최상면 및 상기 반도체층 내에 임베딩되는 바닥면을 포함함 - 을 형성하는 단계;
    상기 반도체층의 제1 표면 상에 디바이스층을 형성하는 단계로서, 상기 디바이스층은,
    상기 격리 영역의 최상면과 접촉하고 상기 반도체층의 제1 표면 상에 있는 질화물층; 및
    상기 질화물층 상의 유전체층을 포함하는 것인, 상기 디바이스층을 형성하는 단계;
    상기 디바이스층 상에 금속화층을 형성하는 단계; 및
    상기 제1 표면의 반대 측에 있는 상기 반도체층의 제2 표면으로부터 패드 구조체를 형성하는 단계를 포함하고, 상기 패드 구조체를 형성하는 단계는,
    상기 격리 영역의 바닥면을 노출시키는 개구부를 형성하기 위해 상기 반도체층의 제2 표면을 에칭하는 단계;
    상기 디바이스층의 유전체층을 노출시키기 위해 상기 격리 영역 및 상기 디바이스층의 질화물층을 제거하는 단계;
    상기 노출된 유전체층 상에 산화물층을 퇴적하는 단계;
    상기 금속화층으로부터 전도성 구조체를 노출시키기 위해 상기 산화물층 및 상기 유전체층 내에 개구부들을 형성하는 단계; 및
    상기 패드 구조체를 형성하기 위해 상기 개구부들 내에 전도성 재료를 퇴적하는 단계를 포함하고,
    상기 방법은 상기 반도체층 내에 방사선 감응 영역(radiation sensitive region)들을 형성하는 단계를 더 포함하며, 상기 질화물층은 상기 방사선 감응 영역들에서 상기 반도체층의 제1 표면과 상기 금속화층 사이에 형성되고,
    상기 산화물층의 바닥면은 상기 유전체층의 상부면과 물리적으로 접촉하되 상기 산화물층과 상기 유전체층 사이의 계면에서 상기 질화물층과 물리적으로 접촉하지 않도록 형성되며, 상기 패드 구조체는 상기 반도체층의 개구부 내에 위치되고 상기 산화물층에 의해 둘러싸이는 것인, 방법.
  8. 제7항에 있어서,
    인접한 방사선 감응 영역들 사이에 격리 구조체를 형성하는 단계를 더 포함하는, 방법.
  9. 제7항에 있어서, 상기 디바이스층을 형성하는 단계는,
    하나 이상의 반도체 디바이스를 형성하는 단계 - 상기 질화물층은 상기 하나 이상의 반도체 디바이스를 둘러쌈 - ;
    상기 유전체층을 퇴적하는 단계; 및
    상기 하나 이상의 반도체 디바이스를 상기 금속화층에 전기적으로 연결하기 위해 상기 유전체층 내에 수직 전도성 구조체들을 형성하는 단계를 포함하는 것인, 방법.
  10. 이미지 센서에 있어서,
    방사선 감지 구조체들의 어레이를 포함하는 반도체층;
    상기 반도체층의 바닥면 상에 배치되고 유전체층을 포함하는 디바이스층;
    상기 디바이스층 아래에 배치되는 다중 레벨 금속화층;
    상기 반도체층의 주변 영역에 위치되며 상기 바닥면의 반대 측에 있는 상기 반도체층의 상부면 상에 형성되는 패드 어레이 - 상기 패드 어레이는 패드 구조체들을 포함함 - ; 및
    상기 패드 구조체들 각각의 아래에 있고 버퍼 산화물층을 포함하는 산화물 구조체로서,
    상기 버퍼 산화물층의 바닥면은 상기 유전체층의 상부면과 물리적으로 접촉하고,
    상기 패드 구조체들 각각의 부분들은 상기 버퍼 산화물층을 가로질러 상기 다중 레벨 금속화층 내의 전도성 구조체에 전기적으로 연결되고,
    상기 패드 구조체들 각각은 상기 반도체층의 개구부 내에 위치되되 상기 버퍼 산화물층에 의해 둘러싸이며,
    상기 버퍼 산화물층은 상기 버퍼 산화물층과 상기 유전체층 사이의 계면에서 질화물층과 물리적으로 접촉하지 않는 것인, 이미지 센서.
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