CN101465690A - 无线通信的方法、装置以及无线芯片组 - Google Patents

Abstract

本发明提供一种无线通信的方法、装置以及无线芯片组。其中无线通信的方法以每一传输时间间隔(TTI)内一个编码数据区块的速率来储存编码数据至存储器；对于信道编码数据区块的末端非对应于信道编码数据区块所占用的最后存储行的末端的每一信道编码数据区块而言，从信道编码数据区块末端储存一个或多个填充比特至信道编码数据区块所占用的最后存储行末端，使得最后存储行由部分信道编码数据区块与一个或多个填充比特所填满；以一个或多个相等大小区段来读取信道编码数据区块及填充比特。本发明通过加入填充比特执行无线帧均衡化操作，达到速率匹配而不需知道TTI值、以及消除根据TTI值来计算填充比特数量的需求，硬件设计及认证可简单化。

Description

无线通信的方法、装置以及无线芯片组

技术领域

本发明有关于一种时分-同步码分多址存取(Time Division-SynchronousCode Division Multiple Access，TD-SCDMA)上链处理，具体来说是关于一种无线通信的方法、装置以及无线芯片组。

背景技术

时分-同步码分多址存取(Time Division-Synchronous Code DivisionMultiple Access，TD-SCDMA)是新开发出的第三代无线标准。TD-SCDMA也是第三代合作伙伴计划(3rd Generation Partnership Project，3GPP)无线标准的一部分。3GPP是由多个通信机构所建立的全球性合作项目，而这些通信机构的任务是协助建立及履行全球可实施的3G电信系统规格，从而使得TD-SCDMA成为重要的3G应用标准。

TD-SCDMA以扩频技术为基础并结合时分多址存取(Time DivisionMultiple Access，TDMA)与码分多址存取(Code Division Multiple Access，CDMA)概念的技术。TD-SCDMA与其它3G标准(例如宽带码分多址存取(Wideband Code Division Multiple Access，W-CDMA))的差异在于使用分时多工(Time Division Duplex，TDD)来代替分频多工(Frequency DivisionDuplex，TDD)。在其它方面，TDD分离向外与返回信号，以在半双工传输链上仿效全双工传输。在上链数据速度与下链数据速度不对称的情况下，TDD比FDD具有更多的优势。请注意，其中上链指的是在由移动装置到基地台方向上的数据通信，而下链指的是在由基地台到移动装置方向上的数据通信。

在一些通信中，在速度及带宽要求方面上链与下链部分有相当大的差异。例如，当移动装置从网络下载数据时，下链处理比上链处理需要明显较多的信道带宽。同样地，当移动装置上传数据到网络时，上链处理需要明显较多的信道带宽。相较于FDD方案，通过动态地调整下链与上链处理所使用的时间槽(Time Slots)数量，系统可更容易提供具有不同数据速率需求的传输流量给下链与上链。例如，当上链数据量增加，则更多的带宽可动态地分配给上链处理。

如上所述，TD-SCDMA使用TDMA与CDMA概念。TD-SCDMA标准的同步操作是指通过连续时序调整，使得上链信号在基地台接收器上被同步化。

发明内容

为了解决无线通信中上链处理的技术问题，本发明提供的加入填充比特的方法及装置，且不需要计算填充比特数量使得上链处理更为简单，高效。

本发明提供一种无线通信方法，方法适用于实施无线帧均衡化且遵从通信标准的无线通信装置中，其中，上述通信标准指定的传输时间间隔为T0*2^N毫秒，T0表示预设时间间隔，N表示在由0至M的范围中的任一整数，M表示正整数，方法包括：将传输信道的信道编码数据区块储存至存储器中，其中，上述存储器包括多个存储行，且每一上述存储行具有2^M个比特；如果上述信道编码数据区块具有多个比特且上述多个比特不是2M的整数倍时，在上述信道编码数据区块的末端后储存一个或多个填充比特至上述信道编码数据区块所占用的最后存储行的末端；以及以多个相等大小的区段自上述存储器读取上述信道编码数据区块以及上述多个填充比特。

本发明另提供一种无线通信方法，所述的方法包括：以在每一传输时间间隔内一个编码数据区块的速率来储存编码数据至一个存储器，其中，上述传输时间间隔是选择自一个预设数值组，上述存储器包括多个存储行，且每一上述存储行具有预设数量的比特，上述预设数量的比特是根据上述预设数值组来决定；对于上述编码数据区块的末端非对应于上述编码数据区块所占用的最后存储行的末端的每一上述编码数据区块而言，在上述编码数据区块的末端后储存一个或多个填充比特至上述编码数据区块所占用的最后存储行的末端，使得上述最后存储行由部分的上述编码数据区块与一个或多个填充比特所填满；以及以一个或多个相等大小区段来读取上述编码数据区块及上述多个填充比特。

本发明另提供一种无线通信装置，所述的装置包括：存储器，包括多个存储行，每一上述存储行具有预设数量的多个比特；第一电路，用以将与无线传输链相关的传输信道的多个数据区块储存至上述存储器，以及对于具有多个比特且上述多个比特的数量非上述预设数量的整数倍的每一上述数据区块而言，上述第一电路在上述数据区块的末端后储存一个或多个填充比特至上述数据区块所占用的最后存储行的末端；以及第二电路，以多个相等大小的区段自上述存储器读取上述数据区块以及上述多个填充比特。

本发明另提供一种无线芯片组，用以处理上链传输的数据，所述的无线芯片组包括：传输时间间隔存储器，包括多个存储行，每一上述存储行具有预设数量的多个比特；比特速率处理前端处理单元，对于每一有效传输信道而言，在每一传输时间间隔内将一个编码数据区块储存至上述传输时间间隔存储器，且对于具有多个比特且上述多个比特的数量非上述预设数量的整数倍的每一上述编码数据区块而言，上述比特速率处理前端处理单元在上述编码数据区块的末端后储存一个或多个填充比特，以填满上述编码数据区块所占用的最后存储行；以及比特速率处理后端处理单元，以一个或多个相等大小的区段自上述传输时间间隔存储器读取每一上述编码数据区块以及相关的上述填充比特。

本发明另提供一种无线通信装置，所述的装置包括：存储器，包括多个存储行，每一上述存储行具有预设数量的多个比特；第一电路，以每一传输时间间隔内一个编码数据区块的速率来储存编码数据至上述存储器，其中，上述传输时间间隔是选择自预设数值组；储存装置，将多个填充比特储存至上述存储器，其中，对于上述编码数据区块的末端非对应于上述编码数据区块所占用的最后存储行的末端的每一上述编码数据区块而言，在上述编码数据区块的末端后储存上述多个填充比特至上述编码数据区块所占用的上述最后存储行的末端，而不需计算上述多个填充比特的数量；以及第二电路，以一个或多个相等大小的区段自上述存储器读取上述编码数据区块以及上述多个填充比特。

本发明的方面、系统、及方法的优点包括下列的一个或多个。通过加入填充比特可执行无线帧均衡化操作，以达到速率匹配而不需知道TTI值、以及消除根据TTI值来计算填充比特数量的需求。硬件设计及认证可简单化。比特速率处理器、芯片速率处理器、以及DSP软件可共享帧存储器，而不需使用仲裁器来仲裁对帧存储器的存取，减少了芯片设计的复杂度。在相异时间槽期间，芯片速率处理器的配置以及传输数据的芯片速率处理所使用的规则，可通过使用时间槽配置栏位以及触发FIFO来简单地调整。

附图说明

图1表示芯片架构的例子。

图2表示TD-SCDMA数据架构的例子。

图3表示TD-SCDMA上链传输路径的高阶架构例子。

图4表示部分的BRP后端处理。

图5A-图5D表示部分TTI存储器的示意图。

图6表示TTI存储器架构的示意图。

图7表示具有物理信道范例表的表单。

图8表示关于存储器存取的相关技术解决例子。

图9及图10表示介于UL BRP与UL CRP之间的介面示意图。

图11A及图11B表示TDSCDMA帧架构的例子。

图12A及图12B表示帧存储器的区段的例子。

图13说明使用时间槽配置栏位的芯片速率处理器的例子。

图14表示无线通信系统的例子。

具体实施方式

在说明书及权利要求书当中使用了某些词汇来称呼特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。

此说明书叙述多种用于上链处理的方法及装置，其实施TD-SCDMA且包括多种设计特征，可有助于有效、灵活以及有经济效益地履行TD-SCDMA标准。例如，如随后将更详细说明，传输时间间隔(Transmission Time Interval，TTI)存储器可以某种方式实施来促进简单的比特配置，以达到速率匹配目的。介于比特速率处理与芯片速率处理之间的介面可以某种方式实施来使能比特速率处理器、芯片速率处理器以及软件应用，以共享帧存储器而不需使用仲裁器来对帧存储器的存取进行仲裁处理。在决定芯片速率处理器与对应演算系统如何配置给相异时间槽的传送数据的芯片速率处理时，时间槽配置文件以及触发型先进先出存储器(trigger first-in-first-out memory)可用来提供灵活性。

在本发明的一方面中，提供至少两个寄存器群组，每一寄存器群组用来储存时间槽配置参数组。储存器用来储存一序列的多个时间槽配置组标识符，其中，每一时间槽配置组标识符用来识别多个寄存器群组的其中一个，且每一时间槽配置组标识符对应一个时间槽。芯片速率处理单元用来在多个时间槽期间内处理数据流，其中，在每一时间槽中，芯片速率处理单元根据储存在寄存器群组内且与对应时间槽的时间槽配置组标识符相关的时间槽配置参数组来配置。

实施方式更包括一个或多个以下特征。芯片速率处理单元对来自多个物理信道的数据执行扩频、扰乱、及结合中的一个，以准备上链传输的数据。每一时间槽配置参数组包括扰乱编码、扩频编码、扰乱系数、以及功率控制数据中至少一个。芯片速率处理单元遵从码分多址存取(Code DivisionMultiple Access，CDMA)、宽带码分多址存取(Wideband Code DivisionMultiple Access，W-CDMA)、以及时分-同步码分多址存取(TimeDivision-Synchronous Code Division Multiple Access，TD-SCDMA)中至少一个。至少一个寄存器群组包括5个寄存器群组，以储存5个时间槽配置参数组，来配置芯片速率处理单元处理一个子帧的5个上链时间槽。每一寄存器群组在时钟周期内由芯片速率处理单元来存取。多个时间槽配置参数组顺序储存在上述储存器，其中，此顺序与多个时间槽配置参数组用来配置芯片速率处理单元所使用的顺序相异。多路复用器用以多路传输来自寄存器群组的时间槽配置参数组，其中，多路复用器根据序列的时间槽配置组标识符来选择多个时间槽配置参数组中的一个，且传送选择的时间槽配置参数组至芯片速率处理单元。用来储存序列的时间槽配置组标识符的储存器包括一个先进先出队列。数据处理器用以执行软件以将时间槽配置参数组写入至寄存器群组。此软件写入与上述多个寄存器群组相关的触发寄存器，且硬件移动对应触发寄存器的标识符至储存器，以控制由芯片速率处理单元所执行的数据流处理。

在本发明的另一方面中，第一储存器用以储存至少两配置参数组。第二储存器用以储存一个序列的多个标识符，且每一标识符对应多个配置参数组的其中之一。特殊用途数据处理器用以处理数据流，其中，特殊用途数据处理器根据与序列的标识符相关的多个配置参数组，以在不同的时间期间内做不同的配置。一般用途数据处理器用以将多个配置参数组写入至第一储存器且将序列的多个标识符写入至第二储存器，以控制由特殊用途数据处理器所执行的数据流处理。

实施方式更包括一个或多个以下特征。特殊用途数据处理器包括上链芯片速率处理器。第一储存器包括多个寄存器群组，且寄存器群组由特殊用途处理器通过多路复用器来存取，且每一寄存器群组储存一个配置参数组。第一储存器在时钟周期内由特殊用途数据处理器来存取。第二储存器包括先进先出队列。在序列的多个标识符中的每一个对应一个序列的多个时间槽中的一个，且通过使序列的多个标识符包括一个相同标识符共有次数(sameidentifier multiple times)，相同的配置参数组重新安排给相异的多个时间槽。每一配置参数组包括扰乱编码、扩频编码、扰乱系数、以及功率控制数据中至少一者。

在本发明的另一方面中，至少两个时间槽配置参数组写入到至少两个寄存器群组，每一时间槽配置参数具有关于在一时间槽期间内数据如何被芯片速率处理单元处理的数据。一个序列的多个标识符写入储存器，其中，每一标识符与多个寄存器群组的一个相关。在多个时间槽中的每一者内，根据序列的多个标识符来选择储存在寄存器群组内的时间槽配置参数组，根据选择的时间槽配置参数组来配置芯片速率处理单元，且使用芯片速率处理单元来处理数据。

实施方式更包括一个或多个以下特征。写入至少两个时间槽配置参数组的步骤包括写入5个时间槽配置参数组，以配置芯片速率处理器来处理一子帧的5个上链时间槽。使用芯片速率处理单元来处理数据的步骤包括对来自多个物理信道的数据执行扩频、扰乱、及结合中的一个，以准备上链传输的数据。芯片速率处理单元遵从码分多址存取(Code Division Multiple Access，CDMA)、宽带码分多址存取(Wideband Code Division Multiple Access，W-CDMA)、以及时分-同步码分多址存取(Time Division-Synchronous CodeDivision Multiple Access，TD-SCDMA)中至少一个。多个时间槽配置参数组被多路传输，以选择多个时间槽配置参数组中的一个来配置芯片速率处理单元。在数据处理器内执行软件，以指明多个时间槽配置参数组写入至第一储存器且序列的多个标识符写入至上述第二储存器。写入序列的多个标识符的步骤包括将序列的多个标识符写入先进先出队列。具有相同标识符共有次数的序列的多个标识符写入至上述储存器，以重新利用储存在对应识别码的寄存器群组的时间槽配置参数组，而不需将此时间槽配置参数组重新写入至寄存器群组。写入多个时间槽配置参数组的步骤包括写入扰乱编码、扩频编码、扰乱系数、以及功率控制数据中至少一个。

在本发明的另一方面中，使用特殊用途处理器来处理数据流。当特殊用途处理器在一时间内处理数据流时，使用一般用途处理器来控制特殊用途处理器的配置。特殊用途处理器在时间内处理上述数据流是通过将两个或多个配置参数组写入第一储存器；将一序列的多个标识符写入至第二储存器，其中，每一上述标识符与配置参数相关；以及根据在多个相异时间期间内不同的多个配置参数组来促使特殊用途处理器做不同的配置，且使用序列的多个标识符来决定相异的多个配置参数组所使用的顺序，以配置特殊用途处理器。

实施方式更包括一个或多个以下特征。特殊用途处理器为芯片速率处理器。将多个配置参数组写入第一储存器的步骤包括将两个或多个配置参数组写入至两个或多个寄存器参数群组，且每一寄存器群组储存一个配置参数组。将序列的多个标识符写入至上述第二储存器的步骤包括将序列的多个标识符写入至先进先出队列。每一配置参数组包括扰乱编码、扩频编码、扰乱系数、以及功率控制数据中至少一个。一般用途处理器执行软件以决定哪一配置参数组写入至第一储存器以及哪一标识符储存至第二储存器，来使能特殊用途处理器根据通信协定来处理数据流。此通信协定包括码分多址存取(CodeDivision Multiple Access，CDMA)、宽带码分多址存取(Wideband CodeDivision Multiple Access，W-CDMA)、以及时分-同步码分多址存取(TimeDivision-Synchronous Code Division Multiple Access，TD-SCDMA)中至少一个。

在本发明的另一方面中，双口帧存储器(dual-port frame memory)具有第一存取端以及第二存取端，其中，数据可通过第一存取端写入至双口帧存储器，同时，数据可通过第二存取端从双口帧存储器读出。比特速率处理器用以在输入数据上执行比特速率处理，且将比特速率处理所获得的数据通过第一存取端写入至双口帧存储器。芯片速率处理器用以通过第二存取端从双口帧存储器读出数据，且对从双口帧存储器读出的数据执行芯片速率处理。数据处理器用以执行一软件应用程序，此软件应用程序通过第一存取端写入数据至双口帧存储器，且通过第二存取端从双口帧存储器读出数据。

实施方式更包括一个或多个以下特征。比特速率处理器在输入数据上执行信道解码、交错、速率匹配、以及物理信道分配中的一个。芯片速率处理器对来自多个物理信道的数据执行扩频、扰乱、及结合中的一个，以准备上链传输的数据。第一多路复用器用以多路传输来自比特速率处理器及上述软件应用的写入请求，且第二多路复用器用以多路传输来自芯片速率处理器及软件应用的读出请求。比特速率处理器与芯片速率处理器具有高于软件应用的优先权，使得第一多路复用器只有当比特速率处理器不对双口帧存储器写入时才允许软件应用对双口帧存储器写入，且只有当芯片速率处理器不对双口帧存储器读出时才允许软件应用对双口帧存储器读出。软件应用具有关于比特速率处理器的操作的数据，且在比特速率处理器不对双口帧存储器写入的多个时间期间内被配置来对上述双口帧存储器写入。软件应用具有关于芯片速率处理器的操作的数据，且在芯片速率处理器不对双口帧存储器读出的多个时间期间内被配置来对双口帧存储器读出。比特速率处理器与芯片速率处理器根据码分多址存取(Code Division Multiple Access，CDMA)标准、宽带码分多址存取(Wideband Code Division Multiple Access，W-CDMA)标准、以及时分-同步码分多址存取(Time Division-Synchronous Code DivisionMultiple Access，TD-SCDMA)标准中至少一个来处理数据。

双口帧存储器包括第一缓冲器，用以储存第一数据帧，且包括第二缓冲器，用以储存第二数据帧。在一些时间期间中，比特速率处理器对第一缓冲器写入且芯片速率处理器对第二缓冲器读出，而在其它时间期间，比特速率处理器对第二缓冲器写入且芯片速率处理器对第一缓冲器读出。第一缓冲器包括第一部分，用来储存与第一子帧相关的数据，且包括第二部分，用来储存与第二子帧相关的数据，第一部分包括5个区段，且每一区段储存与第一子帧的5个有效时间槽的一个相关的数据，而第二部分包括5个区段，且每一区段储存与第二子帧的5个有效时间槽的一个相关的数据。双口帧存储器划分成多个区段，每一区段与一时间槽相关，且当扩频系数大于1时，每一区段储存与至少两物理信道相关的数据。上述扩频系数等于1或在一时间槽内仅具有一个物理信道时，每一区段储存与单一物理信道相关的数据。软件应用也在输入数据上执行比特速率处理，且通过第一存取端将比特速率处理所获得的数据写入至双口帧存储器。

比特速率处理器执行与第一信道相关的比特速率处理，且软件应用执行与第二信道相关的比特速率处理。第一与第二信道包括传输信道以及控制信道。第一信道与第二信道与时间槽相关，比特速率处理器与数据处理器操作在三个模式下，在第一个模式中，软件应用执行第一与第二信道的比特速率处理；在第二个模式中，比特速率处理器执行第一与第二信道的比特速率处理；以及在第三个模式中，比特速率处理器执行第一信道的比特速率处理，且软件应用执行第二信道的比特速率处理。比特速率处理器使用固定规则来执行比特速率处理，且应用软件使用可更新的软件编码所指定的规则来执行比特速率处理。软件应用也对通过第二存取端从双口帧存储器读出的数据进行芯片速率处理。芯片速率处理器执行关于第一时间槽的芯片速率处理，且软件应用执行关于第二时间槽相关的芯片速率处理。芯片速率处理器使用固定规则来执行芯片速率处理，且应用软件使用可更新的软件编码所指定的规则来执行芯片速率处理。

在本发明的另一方面中，使用比特速率处理器执行比特速率处理且通过双口帧存储器的第一存取端将比特速率处理所获得的数据写入双口帧存储器，其中，双口帧存储器允许通过第一存取端将数据写入至双口帧存储器，同时通过双口帧存储器的第二存取端自双口帧存储器读出数据。通过第二存取端自双口帧存储器读出数据，且使用芯片速率处理器对自双口帧存储器读出的数据执行芯片速率处理。在数据处理器上执行软件应用，其中，此软件应用通过第一存取端写入数据至双口帧存储器，且通过第二存取端自双口帧存储器读出数据。

实施方式更包括一个或多个以下特征。执行比特速率处理的步骤包括在输出数据上执行信道解码、交错、速率匹配、以及物理信道分配中的一个。执行芯片速率处理的步骤包括对来自多个物理信道的数据执行扩频、扰乱、及结合中的一个，以准备上链传输的数据。多路传输来自比特速率处理器及软件应用的写入请求，且多路传输来自芯片速率处理器及软件应用的读出请求。给予比特速率处理器高于软件应用的优先权，且当比特速率处理器正对双口帧存储器写入时阻止软件应用对双口帧存储器写入。给予芯片速率处理器高于软件应用的优先权，且当芯片速率处理器正对双口帧存储器读出时阻止软件应用对双口帧存储器读出。

使用软件应来控制比特速率处理器的操作，且当比特速率处理器不正对双口帧存储器写入时，使用软件应用来对双口帧存储器写入。使用软件应来控制芯片速率处理器的操作，且当芯片速率处理器不对双口帧存储器读出时，使用软件应用来对双口帧存储器读出。执行比特速率处理与芯片速率处理的步骤包括根据码分多址存取(Code Division Multiple Access，CDMA)标准、宽带码分多址存取(Wideband Code Division Multiple Access，W-CDMA)标准、以及时分-同步码分多址存取(Time Division-Synchronous Code DivisionMultiple Access，TD-SCDMA)标准中至少一个来处理数据。将第一数据帧写入至双口帧存储器的第一区段，且将第二数据帧写入至双口帧存储器的第二区段。在第一时间期间，使用比特速率处理器来将数据写入第一区段且使用芯片速率处理器自第二区段读出数据，在第二时间期间，使用比特速率处理器来将数据写入第二区段且使用芯片速率处理器自第一区段读出数据。使用软件应用来对输入数据进行比特速率处理，且将比特速率处理所获得的数据通过第一存取端写入至双口帧存储器。

使用上述比特速率处理器来对与第一信道相关的数据执行比特速率处理，且使用软件应用来对与第二信道相关的数据执行比特速率处理。使用比特速率处理器并以固定规则来执行比特速率处理，且使用应用软件并以可更新的软件编码所指定的规则来执行比特速率处理。使用软件应用来通过第二存取端从双口帧存储器读出数据，且对读出自执行双口帧存储器的数据进行芯片速率处理。使用芯片速率处理器来对与第一时间槽相关的数据进行芯片速率处理，且使用软件应用来对与第二时间槽相关的数据进行芯片速率处理。使用芯片速率处理器并以固定规则来执行芯片速率处理，且使用应用软件并以可更新的软件编码所指定的规则来执行芯片速率处理。

在本发明的另一方面中，一种无线装置包括双口帧存储器、比特速率处理器、芯片速率处理器、传送器、以及一般用途数字信号处理器。双口帧存储器具有第一存取端以及第二存取端，其中，数据可通过第一存取端写入至双口帧存储器，同时，数据可通过第二存取端从双口帧存储器读出。比特速率处理器在输入数据上执行比特速率处理，且将比特速率处理所获得的数据通过第一存取端写入至双口帧存储器，其中，比特速率处理包括在输入数据上执行信道解码、交错、速率匹配、以及物理信道分配中的一个。芯片速率处理器通过第二存取端从双口帧存储器读出数据，且对从双口帧存储器读出的数据执行芯片速率处理，其中，芯片速率处理器包括对来自多个物理信道的数据执行扩频、扰乱、及结合中的一个，以准备上链传输的数据。传送器无线传送信号，且信号是取得自芯片速率处理所获得的数据。一般用途数字信号处理器用以执行软件应用，以控制比特速率处理器与芯片速率处理器的操作，软件应用通过第一存取端写入数据至双口帧存储器，且通过第二存取端从双口帧存储器读出数据。

在本发明的另一方面中。双口帧存储器具有第一存取端以及一第二存取端，其中，数据可通过第一存取端写入至双口帧存储器，同时，数据可通过第二存取端从双口帧存储器读出。一个装置用来执行比特速率处理且将比特速率处理所获得的数据通过第一存取端写入至双口帧存储器。另一装置通过第二存取端从双口帧存储器读出数据且对读出从双口帧存储器的数据执行一个芯片速率处理。数据处理器用以执行软件应用，此软件应用通过第一存取端写入数据至双口帧存储器，且通过第二存取端从双口帧存储器读出数据。

以下列出在此说明书以及附图中所使用的缩写及其定义：

BE：后端(Back-End)

BRP：比特速率处理(Bit Rate Processing)

CCTrCH：编码复合传输信道(Coded Composite Transport Channel)

CRC：循环冗余检查(Cyclic Redundancy Check)

CRP：芯片速率处理(Chip Rate Processing)

DBB；数字基带(Digital Base-Band)

DCH：专属信道(Dedicated Channel)

ECP：外部协同处理器介面端(External Co-processor I/F Port)

JD：联合检测(Joint Detection)

HW：BRP硬件

JDA：联合检测加速器(Joint Detection Accelerator)

PhCH：物理信道(Physical Channel)

RF：无线帧(Radio Frame)，也简称为相对于子帧(sub-frame)的帧

RM：速率匹配(Rate Matching)

RU：接收单元(Receive Unit)

SS：同步偏移(Synchronization Shift)

TFCI：传输格式组合指示(Transport Format Combination Indicator)

TPC：传输功率控制(Transmit Power Control)

TrCH：传输信道(Transport Channel)

TrBK：传输区块(Transport Block)

TTI：传输时间间隔(Time Transmission Interval)

TS：时间槽(Time-Slot)

UE：使用者设备(User Equipment)

架构概述

图1表示可用来实施多种无线标准(包括TD-SCDMA)的芯片架构例子的示意图。数字基带处理器(Digital Base Band processor，DBB)120负责一些通信任务，包括在无线通信期间传送数据至基地台或从基地台接收数据。数字基带处理器120包括数字信号处理器(Digital Signal Processor，DSP)核心122，其可执行软件编码以实施不同的操作。DSP核心122可存取快取存储器124、静态随机存储器(Static Random Access Memory SRAM)126、以及系统随机存取存储器(Random-Access Memory，RAM)128。如图1所示，本发明的实施方式中，数字基带处理器120更包括外部协同处理器介面端(External Co-processorI/F Port，以下简称为ECP)。

加速器110可包括一个或多个协同处理器，用来协助数字基带处理器120处理其通信任务。例如，加速器110可包括上链(Uplink，UL)协同处理器100，其根据TD-SCDMA标准来执行上链处理。加速器110可包括其它协同处理器，用来执行其它任务(例如根据TD-SCDMA标准来执行下链处理)。如图1所示，本实施方式中，加速器100更包括JD协同处理器以及下链比特速率处理(Bit Rate Processing，以下简称为BRP)协同处理器。DSP核心122可运作为UL加速器110的主控器，将从基地台接收的数据提供给UL协同处理器(下链)，以及将从UL协同处理器接收的数据传送给基地台(上链)。在DSP核心122上执行的软件负责UL协同处理器100的控制及配置。软件应用提供输入数据及配置参数，且UL加速器110以芯片速率来产生复合数据序列。

接下来是TD-SCDMA信号格式的概要叙述。TD-SCDMA使用时域双工结合多点存取技术，以支持对称与非对称流量。上链或下链流量的时间槽的可变位置使TD-SCDMA得以符合非对称流量需求且支持多变的使用者。在TD-SCDMA系统中，多点存取技术利用独特编码及时间标志来区分出在既定的单元中的不同使用者。TD-SCDMA标准定义的帧架构具有3层：无线帧、子帧、以及时间槽。无线帧为10ms。子帧为5ms，且被划分为7个时间槽。一个时间槽具有4个部分：中置码(Midamble)、在中置码左右两侧的数据栏位、以及保护区。接收器使用中置码来执行信道估计。

图2表示TD-SCDMA数据架构的一个例子的示意图。数据以无线帧130、132...等序列来传送，每一无线帧具有10毫秒(millisecond，ms)的持续时间。每一无线帧划分成两个子帧134及136，且每一子帧具有5ms的持续时间。每一子帧由7个时间槽TS0 138、TS1 150...等等所组成，且每一时间槽具有0.675ms的持续时间。每一时间槽包括4个部分：具有144个芯片持续时间的中置码152、在中置码152之前及之后具有352个芯片持续时间的两个数据栏位154及156、以及接下来具有16个芯片期间的保护区158。中置码152载有已知数据且由接收器所使用，以执行信道评估。根据在上链与下链的每一者上的流量，在每一子帧(例如134或136)中的7个时间槽(TS0、TS1...等等)可划分于上链与下链流量之间。

在一些应用中，UL协同处理器100可支持TD-SCDMA Release 4 384kbpsUE等级的需求及性能。UL协同处理器100最高可支持890kbps的数据速率且最多可支持每一子帧的5个时间槽。每一时间槽可具有最多2个物理信道，且每一物理信道的扩频系数可以是16、8、4、2、或1。UL协同处理器100也可支持HS-SICH的CRP，其是高速共享数据信道，用来发送高速数据的反馈数据。

TD-SCDMA规格的物理信道(除了随机存取信道(Random AccessChannel，RACH)及HS-SICH之外)具有大于或等于10ms的TTI持续时间。随机存取信道的TTI持续时间可以是5ms、10ms、或20ms。UL协同处理器100支持RACH及HS-SICH的CRP。可以软件来实施HS-SICH的BRP。

UL协同处理器100支持CCTrCH的BRP旁路模式。此允许软件应用绕过硬件BRP且直接传送数据至CRP的输入。可由硬件来支持RACH及HS-SICH的CRP。

图3表示TD-SCDMA上链传输路径160的高阶架构例子的示意图。如图3所示，上链传输路径160的输入包括来自DSP的BRP/CRP配置参数、旁路模式中来自DSP的CRP数据、以及来自DSP的BRP数据。UL传输路径160划分成3个主要运算成分：

UL BRP前端处理(传输信道处理)162：此包括CRC附加及信道编码。UL BRP前端处理162的输出信号储存在TTI存储器168中。

UL BRP后端处理164：此包括剩余BRP区块，例如TrCH交错、速率匹配、比特扰乱(Bit-scrambling)、第二交错器(Interleaver)以及物理信道映射。UL BRP后端处理164的输出信号储存在传输帧存储器170中。BRP后端的处理以帧速率来安排。

UL RBP前端处理162及UL BRP后端处理164共同称为UL BRP硬件172。

UL CRP 166：此包括调变、扩频、比特扰乱、以及物理信道功率加权及突发群格式化(burst formatting)。传送至UL CRP 166的输入信号由UL BRP后端处理器164储存在传输帧存储器170中，或者当处于BRP旁路模式时由DSP软件直接写入至传输帧存储器170。此CRP处理的输出信号，在传送至输入/输出端之前，先传送至加速器110(图1)的内部存储器或先进先出缓冲器。

在此叙述中需注意，根据上下文，在图示中的功能方块可表示一个处理步骤或实施处理步骤的硬件模组。例如，图3的方块162可表示UL BRP前端处理162或者用来完成UL BRP前端处理的一个UL BRP前端处理162(硬件)。方块172可表示UL比特速率处理硬件172或者用来完成比特速率处理的UL比特速率处理硬件172。同样地，方块166可表示UL芯片速率处理166或者用来完成UL芯片速率处理的UL芯片速率处理166。

在一些应用中，UL BRP硬件172通过写入至BRP触发寄存器而被使能。DSP软件可保证，BRP输入信号及参数在写入至触发寄存器之前已到达硬件。CRP处理166通过写入至时间槽触发寄存器而被使能。软件可保证在写入至时间槽触发寄存器(slot trigger register)之前，UL BRP硬件172已完成(在旁路模式的情况下，所有数据已到达帧存储器170)且时间槽配置参数也已到达硬件。

高效率无线帧均衡化实施

下文叙述一种用于TD-SCDMA系统的高效率无线帧均衡化实施。在ULBRP前端处理162(例如信道编码)与UL BRP后端处理(例如交错处理)之间，还包括无线帧均衡化(Radio Frame Equalization，RFE)处理。RFE处理包括塞填(pad)传输信道的输入比特序列，以确保输出信号可分割成具有选定数量(selected number)(Fi)的相同大小数据区段。此塞填可依照TD-SCDMA的3GPP规格来执行。

在一些应用中，UL BRP前端处理162可包括用于信道编码且包括信道编码的数据的初始处理，而UL BRP后端处理164可包括数据交错以及数据后续处理。UL BRP前端处理162根据与TTI相等的帧速率来处理数据，而UL BRP后端处理164则根据10ms的帧速率来处理数据。无线帧均衡化处理有助于匹配UL BRP前端处理162与UL BRP后端处理164的帧速率。

例如，信道编码器174(其为UL BRP前端处理器162的部分且显示于图4)根据TTI传送数据至TTI存储器168。当TTI＝10ms时，信道编码器174每隔10ms，传送传输信道编码区块至TTI存储器168。当TTI＝20ms，信道编码器174每隔20ms，传送传输信道编码区块至TTI存储器168，以此类推。当具有多个有效的传输信道时，信道编码器174在与传输信道相关的每一传输时间间隔内传送传输信道编码区块至TTI存储器168。在此叙述中，术语“传输信道编码区块”表示由信道编码器174所输出且每隔一段预设时间(在此例子中为10ms)写入至TTI存储器168的数据区块，且与术语“传输方块”不同，“传输方块”是关于在由7层开放式通信系统互联参考模型(Open System Interconnection Reference Model)所规范的媒体存取控制(Media Access Control，MAC)次层与物理层(Physical Layer，Layer 1)的间数据传输的基本单元。

例如，假设具有两个有效的传输信道：传输信道1与传输信道2，且假设传输信道1使用TTI＝40ms，而传输信道2使用TTI＝20ms。一开始，在时间T＝0时，信道编码器174传送关于传输信道1的第一传输信道编码区块以及关于传输信道2的第一传输信道编码区块至TTI存储器168。在时间T＝20ms时，信道编码器174传送关于传输信道2的第二传输信道编码区块至TTI存储器168。在时间T＝40ms时，信道编码器174传送关于传输信道1的第二传输信道编码区块以及关于传输信道2的第三传输信道编码区块至TTI存储器168，等等。在数据储存在TTI存储器168后，数据以10ms的帧速率由TTI存储器168被读出。

相同大小数据区段的数量是依据传输时间间隔(TTI)，TTI可以是10ms、20ms、40ms、或80ms。在每一传输信道编码区块中，对于10ms、20ms、40ms、及80ms的TTI，相同大小数据区段的数量分别是1、2、4、及8。在一些实施中，每一传输信道编码区块的数据区段数量是根据TTI来计算，且数据区段数量决定了基于既定的传输信道编码区块有多少比特需要被填充，下文将更详细的讨论。在一些实施中，TTI由较高阶的软件所决定，此软件可能直到在UL BRP中的进一步下传(downstream)才可利用。因此，以上述方式实施TTI存储器架构使得期望数量的填充比特可加入至既定的传输信道编码方块而不需知道TTI值是有帮助。

图4说明部分UL BRP后端处理164的实施示意图。在RFE处理期间，来自UL BRP后端处理162的数据根据TTI需求而储存在TTI存储器168。即，每一传输信道编码区块逻辑性地划分为适当数量的数据区段，且被塞填的最后数据区段的大小等于其它数据区段的大小。第一交错器180读取储存在TTI存储器168的数据区段，其中，第一交错器180用来扰乱待传送的数据区段的次序，以防止在传输期间邻近数据片段的遗失。第一交错器180提供数据至速率匹配单元182，速率匹配单元182通过重复或移除比特来调整数据速率，以使得传输数据速率匹配。图4的UL BRP路径的详细下传阶段叙述于美国临时申请案61/008,345。在图4的例子中，在速率匹配单元182之前，TTI值192对于TTI存储器168而言是不可用的，其中，速率匹配单元182可接收来自较高阶软件的TTI值192。如图4所示，上链BRP后端处理164更包含比特扰乱184、中间帧存储器186、第二交错器188与物理信道190。

根据3GPP TS25.222技术规格(第3代合作伙伴计划、技术规格组织无线存取网络、多工处理及信道编码(TDD))，无线帧大小均衡化是塞填输入比特序列，以保证输出信号可以分割成F_i个相同大小的数据区段。数据区段的数量(F_i)是依据传输时间间隔(TTI)。例如，假设TTI＝10ms，F_i＝1；假设TTI＝20ms，F_i＝2；假设TTI＝40ms，F_i＝4；假设TTI＝80ms，F_i＝8。

无线帧大小均衡化的输入比特序列以C_i1、C_i2、C_i3、…、C_iEi来表示，其中，i是TrCH数量，Ei是输入比特数量。输出比特序列则以t_i1、t_i2、t_i3、…、t_iTi来表示，其中，T_i是输出比特数量。输出比特序列可由下述获得：

t_iK＝c_ik for k＝1…E_i；以及

t_iK＝{0，1}for k＝E_i+1…T_i如果E_i<T_i

其中，T_i＝F_i*N_i；以及

N_i是在大小均衡化后每一区段的比特数量。

图5A、图5B、图5C、及图5D表示部分的TTI存储器168示意图，其中，F_i分别等于1、2、4、及8。例如，图5A说明单一区段(F_i＝1)的传输信道0至传输信道2。图5B说明2个区段(F_i＝2)的传输信道0至传输信道2。图5C说明4个区段(F_i＝4)的传输信道0至传输信道2。图5D说明8个区段(F_i＝8)的传输信道0至传输信道2。虽然只显示前三个传输信道编码区块，但是TTI存储器168可包括更多区块且可以是任何大小。传输信道编码区块大小可根据数据、CRC比特、以及执行于数据上的编码演算来变化。因此，除了能被TTI值除尽的多个传输信道编码区块，1到7比特中任何一者可能需要填充在每一传输信道编码区块的末端。因此，用来填充的比特数量会依据传送信道编码方块大小以及TTI值来确定。

如上所讨论，在TTI存储器168阶段之后，可能无法得知TTI值。因此，为了计算在TTI存储器168阶段之后的数据区段数量，上传(upstream)阶段(例如在TTI存储器168之后的阶段)应具有关于在TTI存储器168中编码比特的总大小以及TTI值本身的数据，以计算填充比特的数量。此步骤给设计加入了复杂性。可选择地，在TTI存储器168之前，可执行无线帧均衡化。但是为了实行此方式，可能需要编码方块的总大小与TTI值来计算填充比特。需要额外的逻辑操作来计算数据区段数量以及在TTI存储器168上实施由编码器所提供的数据的相关塞填。

申请人认为，TTI存储器168的架构可被开发来给输入数据序列的塞填提供简单的解决方案。特别的是，申请人认为，由于TTI存储器168为字节排列，此适当的塞填可独立于TTI值而被计算。TD-SCDMA标准指定可以用0或1来塞填。然而，通过在存储器中使用随机非初始化的0/1，产生了一个问题(即不关心填充的比特为“1”还是“0”)。由于数据经过许多阶段，包括第一及第二交错器，在下传阶段(例如在传输帧存储器170)识别填充的比特变得困难。这需要许多的硬件验证操作以自交错的比特流中识别填充的随机0/1比特。因此，申请人认为以全部为0或全部为1的塞填对下传处理有帮助。此减少了在硬件验证的复杂性。尽管申请人选择0来塞填，1可同样地被使用。

返回利用存储器组织来促使相对简单的塞填概念。申请人领会由于TTI存储器310为字节排列，可通过识别数据末端以及填满(pad out)下一字节来适当地塞填传输信道编码区块，而不需知道TTI值。由于下一传输信道编码区块将处于下一字节的起始，填满下一字节边界将恰当地塞填传输信道编码区块，而不需顾虑使用的TTI。

编码器以比特流提供比特至TTI存储器168。因此，为了恰当地塞填传输信道编码区块，此逻辑操作包括计算有多少比特已被传送至TTI存储器168的机制。一旦传输信道编码区块已被储存在TTI存储器168中，此逻辑操作从此传输信道编码区块的末端起加入0至下一字节边界。此方法提供了正确的塞填，而不需较贵的反馈逻辑电路及硬件以根据所接收的TTI来计算被填充的比特数量，其中，此所接收的TTI只在下传阶段后可利用。

图6是TTI存储器架构的例子，其使能无线帧大小均衡化的额外比特填充，而不需使用关于TTI值的数据。TTI存储器168包括存储行200a、200b、200c...等等，其共同以200来表示。每一存储行200具有8个比特。当信道编码器174将编码数据写入TTI存储器168时，信道编码器174将填充比特加入至最后存储行的末端。在图6中，符号“E”表示数据比特，而符号“0”表示填充比特。

例如，如果传输信道#0的传输信道编码区块具有33比特，信道编码器174将32个数据比特写入至4个存储行200a至200d，将1个数据比特写入至存储行200e，且将7个填充比特(例如“0”比特)写入至存储行200e。如果传输信道#1的传输信道编码区块具有11比特，信道编码器174将8个数据比特写入至1个存储行200f、将3个数据比特写入至存储行200g、且将5个填充比特写入至存储行200g。如果传输信道#2的传输信道编码区块具有8比特，信道编码器174将8个数据比特写入至1个存储行200h，而不需写入额外的填充比特。如果传输信道#3的传输信道编码区块具有6比特，信道编码器174将6个数据比特写入至1个存储行200i且将2个填充比特写入至存储行200i。

在每一传输信道编码区块中的比特数量可以介于数个比特至数千个比特之间。在不同的传输信道编码区块中的比特数量可以不同，且对于相同传输信道而言，在传输信道编码区块中的比特数量可在不同时间期间上变化。

通过配置TTI存储器168为具有多个存储行(每一存储行具有8比特)，通过总是在一存储行的末端加入填充比特，以及总是在下一字节边界开始下一传输信道编码区块，当加入填充比特时，就不需要使用关于TTI值的数据。对于每一传输信道而言，数据比特加上填充比特的总数量将总是可被区段数量F_i除尽，因此，满足TD-SCDMA标准的无线帧大小均衡化需求。

当传输信道编码区块数据自TTI存储器168被读出时，DSP软件将指明在每一传输信道的比特数量、与此传输信道相关的TTI值。例如，在图6的例子中，如果传输信道#0所使用的TTI＝40ms，区段数量F_i等于4。在40ms的期间，第一交错器180需要读取数据比特以及多个填充比特，使得比特的总数能被4除尽。由于具有33个数据比特，在40ms的期间，第一交错器180可读取33个数据比特及3个填充比特，即总共读取36个比特(36＝9*4)。第一交错器180在第一个10ms期间读取9个数据比特，在第二个10ms期间读取9个数据比特，在第3个10ms期间读取9个数据比特，且在第4个10ms期间读取6个数据比特及3个填充比特。

如另一例子，如果传输信道#0所使用的TTI＝80ms，区段数量F_i等于8。在80ms的期间，第一交错器180需要读取数据比特以及多个填充比特，使得比特的总数能被8除尽。由于具有33个数据比特，在80ms的期间，第一交错器180可读取33个数据比特及7个填充比特，即总共读取40个比特(40＝5*8)。第一交错器180在第一个至第六个10ms期间读取5个数据比特、在第七个10ms期间读取3个数据比特及2个填充比特、且在第八个10ms期间读取5个填充比特。

BRP-CRP介面及帧存储器架构

下面叙述BRP-CRP介面及帧存储器架构。在一些实施中，上链路径160的功能划分于在DSP核心122上执行的软件与上链协同处理器100之间。上链协同处理器100可处理在计算上的繁重任务。

参阅图7，表格1概述了上链协同处理器100所支持的物理信道以及对于不同物理信道这些任务如何在硬件与软件之间划分(参阅行206)的列表。例如，对于专属物理信道(Dedicated Physical Channel，DPCH)而言，数据符号的BRP及CRP可由硬件来执行，而控制符号的BRP由软件来执行且控制符号的CRP由硬件来执行。对于物理随机存取信道(P-RACH)而言，随机存取识别码的BRP与CRP可由软件来执行，而随机存取信道数据的BRP及CRP由硬件来执行。

如上所述，可实施介于比特速率处理与芯片速率处理之间的介面，使得BRP后端处理器162、芯片速率处理器166、以及软件可共享传输帧存储器170，而不需使用仲裁器来仲裁对传输帧存储器170的存取。

如图3所示，上链比特速率处理器(UL BRP)硬件172提供进一步由上链芯片速率处理器(UL CRP)166来处理的数据。上链比特速率处理器硬件172将数据写入至传输帧存储器170，且上链芯片速率处理器166自传输帧存储器170读出数据。因此，UL BRP硬件172的硬件与UL CRP 166的硬件需要对传输帧存储器170进行存取。此外，来自DSP核心122的软件需要对传输帧存储器170进行读出及写入。因此，三个分别的实体(称为主控器)需要对传输帧存储器170存取，导致可能的总线冲突。相关技术的处理总线冲突的方法是实施总线仲裁器，其执行期望的总线仲裁机制。例如，图8表示相关技术用来解决可能发生总线冲突的存储器存取的方式。

在图8的例子中，传输帧存储器220被三个主控器来存取：UL BRP硬件222、UL CRP硬件224、DSP软件226。为了在不同主控器(每一主控器企图同时存取传输帧存储器220)之间仲裁，仲裁器228实施仲裁机制来决定哪一冲突的主控器被分配到总线以存取传输帧存储器220。实施仲裁228对芯片设计可能会增加复杂性与成本。实施仲裁机制需要复杂的演算规则，来保证没有主控器急需总线存取，而保证高优先处理获得优先权。

参阅图9，其表示一个存储器介面，其消除以总线仲裁器来操控多个控制器存取传输帧存储器的需求。传输帧存储器170使用双口存储器来实施，其允许两个主控器的同时存取，因此，减少了可能发生的多个冲突中的一个。此双口传输帧存储器170可由UL BRP硬件172、UL CRP硬件166、以及DSP软件232来存取。

申请人认为，三个主控器的本质可用来消除剩下的冲突，因此，双口存储器可由三个主控器来存取而没有总线仲裁的需求。UL BRP硬件172对传输帧存储器170进行写入，但不从传输帧存储器170读出。UL CRP硬件自传输帧存储器170读出，但不对传输帧存储器170进行写入。DSP软件232对传输帧存储器170进行写入也自传输帧存储器170读出。通过将UL BRP硬件172连接至双口存储器170的第一输出/输入端234且将UL CRP硬件166连接至双口存储器170的第二输出/输入端236，可消除介于此两主控器之间的冲突。通过在输出/输入端234及236之间分享DSP软件232，DSP软件232与UL BRP硬件172共享写入权利，而与UL CRP硬件166共享读出权利。

申请人认为，DSP软件232了解硬件主控器172及266对传输帧存储器170进行读出与写入的消息，但硬件主控器172及166并不了解DSP软件或另一硬件主控器对传输帧存储器170的存取的消息。因此，通过当软件主控器侦测到对应的硬件主控器正存取总线时将软件主控器程式化以遵从硬件主控器，且通过划分输出/输入端234及236之间的硬件主控器，此三个主控器可存取传输帧存储器170，而不需任何总线仲裁需求。

在一些实施中，可加入一个简单电路以执行硬件读出或写入获得第一优先权的策略(例如硬件可总是假定其具有总线存取)。如果侦测到UL BRP硬件172需要对传输帧存储器170进行写入存取，DSP软件232将被阻止不能对传输帧存储器170进行写入。同样地，如果决定UL CRP硬件166需要对传输帧存储器170进行读出存取，DSP软件232将被阻止不能对传输帧存储器170进行读出。

图10说明用来执行硬件优先权策略的电路的示意图。UL BRP硬件172经由多路复用器242通过第一输出输入端234来对传输帧存储器170进行存取，而UL CRP硬件166经由多路复用器244通过第二输出输入端236来对传输帧存储器170进行存取。DSP软件232经由多路复用器242通过第一输出输入端234来对传输帧存储器170进行写入操作，且经由多路复用器244通过第二输出输入端236来对传输帧存储器170进行读出操作。

因为DSP软件232知道硬件何时读取或写入且内在地避免本身同时读出或写入，包含多路复用器242及244对于执行此策略是有益处的，因其可简化认证。例如，如果DSP软件232正确执行，额外逻辑操作就是多余且不必要的。然而，如果DSP软件232错误地操作，此逻辑操作提供自动防止故障危害机制(failsafe mechanism)以执行此策略。因此，图10的逻辑操作可用来验证DSP软件232正确操作以及/或提供一个额外量测以保证此期望的策略被执行。在一些实施中，除非BRP DONE选择信号246为高电平，多路复用器242允许UL BRP硬件172执行写入存取，此时多路复用器242将允许DSP软件232对传输帧存储器170执行写入存取。同样地，除非CRP DONE选择信号248为高电平，多路复用器244允许UL CRP硬件166执行写读出存取，此时多路复用器244将允许DSP软件232对传输帧存储器170执行读出存取。

图11A及图11B表示TD-SCDMA帧架构。每一帧具有10ms的持续时间且划分成2个5ms的子帧，图11A显示了一个子帧。TD-SCDMA帧的两子帧是相同的。每一子帧被划分成7个时间槽，以0至6来标示。每一时间槽不是分配给下链传输(以向下箭头表示)就是分配给上链传输(以向上箭头表示)。在一些实施方式中，第一时间槽(时间槽0)一直分配给下链传输，且第二时间槽(时间槽1)一直分配给上链传输。在第一与第二时间槽之间具有一个切换点。例如。在图11A中，时间槽均衡地分配在下链与上链传输之间。在图11B中，第一与最后时间槽分配给下链，而剩余的5个时间槽分配给上链。当上链传输需要较多的带宽时，例如从移动装置至基地台的上传操作，在图11B中的分配则是较合理的。时间槽的动态分配有助于在非对称传输时的适应性。

申请人认为，通过安排由UL BRP硬件172所写入以及由UL CRP 166所读取的存储器来反映TD-SCDMA帧的时间槽架构，可提供高效率的实际应用。

参阅图10，传输帧存储器170被划分成两个帧缓冲器，例如帧缓冲器A250以及帧缓冲器B 252，帧缓冲器A 250与帧缓冲器B 252中的每一个具有对应TD-SCDMA帧的多个时间槽的多个区段(例如254a、254b)。帧缓冲器A250包括第一帧的多个区段(例如254a、254b、254c等等，共同以254来表示)，帧缓冲器B 252包括第二帧的多个区段(例如256a、256b、256c等等，共同以256来表示)。每一帧被划分成2个子帧(例如258a及258b)，以反映TD-SCDMA帧架构。每一子帧被划分成5个相异区段TS1-TS5，例如，对应5个可动态配置给上链的时间槽(有效时间槽)。

在一些应用中，帧缓冲器A 250以及帧缓冲器B 252中的每一个的大小为1760字节，且帧缓冲器A平均地划分为2个子帧。在一个子帧内，每一个时间槽(以及在一个时间槽中每一个物理信道)的位址(或位置)固定，且分配给每一时间槽的区段大小为176字节。通过使用时间槽的固定存储器位址，对于既定时间槽而言，能更方便决定写入哪一个存储器区段或是从哪一个存储器区段读出数据。

如果UL BRP硬件172或DSP软件232分配到一个特定时间槽，硬件或软件则知道哪一个存储器区段是在对应时间槽期间内被写入将传输的数据。同样地，如果CL CRP 166或DSP软件232知道哪一个存储器区段被读取，以获得特定时间槽的传输数据。例如，如果一个无线装置上链传输使用时间槽TS1及TS3但没有使用时间槽TS2、TS4、及TS5，UL BRP硬件172与DSP软件232将与时间槽TS1及TS3相关的数据分别写入至存储器区段254a及254c，跳过存储器区段254b。

在图10中，传输帧存储器170包括至少两帧的多个区段。具体地，帧缓冲器A 250储存第一帧的数据，帧缓冲器B 252是储存第二帧的数据。储存两帧的数据在帧存储器170中是有益的，因为在上链处理期间，UL BRP硬件172与UL CRP 166可同时写入和读出不同帧的数据。

例如，当UL BRP硬件172在一个既定时间间隔期间内写入第一帧的数据至帧缓冲器A 250时，UL CRP 166自帧缓冲器B252读取在前一个时间间隔内由UL BRP硬件172所写入且对应前一个帧的数据。在下一时间间隔，UL BRP硬件172将对应第二帧的数据写入帧缓冲器B 252，且UL CRP 166将从帧缓冲器A 250读取数据，以获得第一帧。以这种方式，UL BRP硬件172及UL CRP 166可同时对不同的帧缓冲器进行读取及写入，以避免对传输帧存储器170的相同位置执行的读取与写入。这种A-B缓冲器机制在UL CRP166完成读取帧数据之前，能防止UL BRP硬件172对传输帧存储器170过度写入。

在一些实施中，A-B帧缓冲器机制的管理由DSP软件232来操控。DSP软件232可决定UL BRP硬件172的输出是写入帧缓冲器A 250还是写入帧缓冲器B252。同样地，DSP软件232决定UL CRP 166的输入是从帧缓冲器A 250读出还是从帧缓冲器B 252读出。在一些实施中，于BRP旁路模式的情况下，DSP软件232可直接传送CRP输入数据至传输帧存储器170。当传送此CRP输入数据时，DSP软件232根据子帧数量及时间槽数量来选择目标位址(例如帧缓冲器A或帧缓冲器B)与选择帧存储器的位址偏移。

在一些实施中，UL BRP硬件172与UL CRP硬件166配置为控制对应元件是对帧缓冲器A-B中哪一个进行读取及写入。图10所示的存储器排列能促使相对简单且有效的架构，其能利用TD-SCDMA标准所提供的灵活性。

在一些实施中，存储器区段TS1-TS5中的每一个更划分成两个或更多个物理信道，每一个信道与一种独立的传输编码(例如伪随机(Pseudo-random，PN)编码)相关联。即，时间槽可被两相异编码所编码的数据共享。这反映出TD-SCDMA标准的分时以及分码的技术特性。

图12A及图12B表示在一个时间槽中物理信道比特的结构。如图所示，每一时间槽可以用两种模式来排列。图12A表示使用两物理信道的存储器区段254。此存储器结构用于扩频系数2、4、8、或16。此扩频系数是芯片对基带数据速率的比率。当物理信道的扩频系数大于1时，时间槽可用的存储器平均地划分成两物理信道。例如，存储器区段254划分成两个区段255a及255b，每一区段对应一个物理信道。在一时间槽内，每一物理信道的位址(或位置)固定，且分配给每一物理信道的区段大小为88字节。通过使用物理信道的固定存储器位址，对于既定的物理信道而言，能更方便判断对哪一区段(例如255a或255b)执行数据写入或数据读出。

存储器区段255a及255b可储存冗余比特257，其中，冗余比特的数量对应控制信道比特与扩频系数的数量。在一些实施中，UL CRP 166忽略冗余比特257。

在此具有4个可能的例子(对于所有4个例子，如图12A所示，物理信道0(Ph#0)及物理信道1(Ph#1)起始于相同的固定位置)：

Ph#0与Ph#1皆有效

只有Ph#0有效(Ph#1无效)

只有Ph#1有效(Ph#0无效)

Ph#0与Ph#1皆无效

例如，在对应的时间槽期间，物理信道0可用来传输第一数据，而第一数据储存在存储器区段的位置0-87。在既定的时间槽期间，物理信道1可用来传输第二数据，而第二数据储存在存储器区段的位置88-175。第一数据与第二数据使用相异的编码来传送。

图12B表示仅使用单一物理信道的存储器区段。时间槽可利用的存储器被单一物理信道使用。如果扩频系数为1，则在时间槽内将只有一个物理信道(Ph#0)。UL CRP 166忽略冗余比特257。例如，物理信道0在对应的时间槽期间内用来传送数据，而此数据储存在存储器区段的位置0-175。

应可知，存储器区段的大小以及如何根据物理信道来划分数据区段仅是一个范例，而也可使用其它结构。此外，尽管在图12A及图12B所示的存储器区段中两个物理信道是可利用的，但也可使用任何数量的物理信道。

DSP软件232可选择性地基于物理信道或时间槽来塞填数据。此提供了在传输帧存储器170内以任何希望的顺序塞填数据的能力。例如，在多个CCTrCH的情况下，DSP软件232可提供CRP数据给第一CCTrCH，而BRP硬件提供CRP数据给第二CCTrCH。

CRP架构及程式流程

下文叙述CRP架构，其使用一种灵活且方便的方法，以控制程式流程。如上关于图1的说明，DSP核心122可以UL协同处理器100的主控器身份操作，且控制UL协同处理器100的操作，以促进由移动装置至基地台的上链传输。申请人认为给DSP核心程式设计师提供关于控制在何时以及在何种顺序下指定数据自UL协同处理器100传送的灵活性是有益的，且开发灵活且效率高的架构可便于DSP核心程式设计师控制UL协同处理器100。特别的是，对一软件程式设计师来说明如何设计UL协同处理器100是相对困难的，尤其是关于处理储存在传输帧存储器170的数据。申请人开发出对软件程式设计师简化的架构，其能促进健全且灵活的程式设计平台。

图13表示UL CRP核心260(其为UL CRP 166的一部分)以及许多配置元件来促进灵活的介面，以允许DSP软件232以灵活且高效率的方法来控制UL CRP核心260。如上所述，UL CRP 166是可靠的，尤其是读取由UL BRP硬件172所写入的帧以及更进一步处理将由数字基带处理器120所传输的帧。

在一些实施中，TD-SCDMA帧的每一个子帧具有最多5个关于上链的有效时间槽。配置寄存器262储存关于当处理每一个上链时间槽的数据时，ULCRP核心260如何被配置的数据。

提供寄存器组来储存关于每一有效时间槽的时间槽配置参数。在此实施中，由于具有最多5个上链的有效时间槽，因此，5个寄存器组用来储存5组时间槽配置参数。此5个寄存器组分别为TS配置组A 264、TS配置组B266、TS配置组C 268、TS配置组D 270以及TS配置组E 272。每一寄存器组包括相关时间槽的配置数据(例如264a、266a、268a、270a、272a)。特别的是，每一TS配置组储存一个参数列表，其叙述对应时间槽的数据应如何被处理。关于CRP的参数列表(例如264b、266b、268b、270b、272b)可包括，例如，每一物理信道的扩频系数、扰乱编码、功率控制数据、以及功率调整系数。每一配置组可包括关于UL CRP 166的所有必要数据，以处理对应的时间槽。此外，每一TS配置组包括一个触发栏位(trigger field，例如264c、266c、268c、270c、272c)，每一TS配置组更包含参数栏位(例如栏位264b、266b、268b、270b、272b)。每一TS配置组更包含子帧编号栏位。TS配置组A264更包含有效TS配置A的栏位246a，TS配置组B 266、TS配置组C268、TS配置组D 270、以及TS配置组E 272也分别包含有效TS配置B的栏位266a、有效TS配置C的栏位268a、有效TS配置D的栏位270a、有效TS配置E的栏位272a。下文将详细说明。

配置数据告知UL CRP 166如何处理在对应时间槽内待传送的数据。例如，储存在每一TS配置的参数配置UL CRP 166所使用的演算法，以处理储存在相关子帧的数据。为了简化UL CRP 166的软件概观，申请人开发出一种队列触发(queue trigger)方案，以提供一种灵活机制来设计如何排序时间槽(例如，UL CRP处理的时间槽应如何排序)以及每一时间槽应用哪一参数。

处理时间槽的顺序由触发FIFO 274所控制，其可实施作为标准先进先出队列，决定哪一TS配置组被用来在特定时间槽内处理数据。例如，图示的触发FIFO 274在第一输出位置储存TS配置A、接着储存TS配置E以及TS配置C，其表示TA配置组A将使用来处理一个时间槽，接着使用TS配置配组E来处理一个时间槽，接着再使用TS配置配组C来处理一个时间槽等等。应在既定时间内处理哪一个时间槽(例如TS0、TS1...或TS6)可由DSP软件来决定。

无线装置所使用的有效时间槽数量可随着不同装置而变化，且也可根据在无线装置上执行的软件来变化。例如，移动电话可使用时间槽TS1及TS5用于上链的操作。因此，在图13的例子中，TS配置组A及E可使用于当前帧(以分别在处理TS1及TS5时用来配置CRP)，且TS配置组C可使用给随后的帧(以在处理随后帧的TS2时用来配置CRP)。储存在触发FIFO 274的TS配置组群被提供至一个多路复用器276，其选择哪一个TS配置组提供至CRP核心260以做处理。如图13所示，上链CRP核心260输出信号IRQ。

更进一步说明，在一些例子中，一个无线装置可分配5个有效时间槽TS1、TS2、TS3、TS5、及TS6用于上链操作。TS配置组A、B、C、D、及E可用来配置UL CRP核心260，以分别处理与时间槽TS1、TS2、TS3、TS5、及TS6相关的数据。在一些例子中，一个无线装置可分配5个有效时间槽TS1、TS2、TS3、TS4、及TS5用于上链操作。TS配置组A、B、C、D、及E可用来配置UL CRP核心260，以分别处理与时间槽TS1、TS2、TS3、TS4、及TS5相关的数据。在一些例子中，一个无线装置可分配3个有效时间槽TS4、TS5、及TS6给上链。TS配置组A、B、C、D、及E中的三个可用来配置UL CRP核心260，以分别处理与时间槽TS4、TS5、及TS6相关的数据。

对于每一有效时间槽而言，UL CRP核心260通过多路复用器(例如图10的242及244)接收来自传输帧存储器170的数据以及根据储存在选择的TS配置组内的参数传送数据。时间槽配置组以一个顺序被写入至触发FIFO274，而在此顺序中，在TS配置组内的相关触发寄存器(例如264c)被使能(例如设定较高或其它预设触发值)。一旦触发寄存器被使能，相关TS配置组(例如TSA、TSE、或TSC)被写入至触发FIFO且因而被处理。因此，触发的顺序成为在相关时间槽内数据的顺序，且触发FIFO 274控制多个有效配置组中何者在任一既定时间内控制UL CRP核心260。

UL CRP核心260的输出在传送至DSP核心122之前，可传送至UL协同处理器100的内部存储器278。内部存储器278可以是32字深的输出FIFO278。一旦输出FIFO 278包含16-比特字的最高突发数量(burstable number)例如4个字，DSP直接存储器存取125被告知，其开始传送数据至DSP存储器。此程序还可以用其它适当的方法来完成。

因此，配置寄存器262及触发FIFO 274允许一个软件开发者定义大致在任何时间的理想配置，且接着通过在既定顺序上使能相关触发来选择每一时间槽对应哪一配置。图13的架构的一个优点是在配置与实际物理时间槽之间没有固定(hard-coded)关系，此允许软件动态地决定哪一参数应用在哪一时间槽。例如，不需要使用第一TS配置组A 264来配置CRP核心260，以处理关于5个有效时间槽中第一者(例如图10的TS1)的数据，但可使用第一TS配置组A 264来配置CRP核心260以处理有效时间槽中的任一者(例如图10的TS1至TS5)。

在一些实施中，用于不同时间槽的TS配置组的顺序可能具有一些限制。在一些例子中，选择性地连续使用TS配置组A至E以处理一个帧内的多个时间槽。因此，在两时间槽TS2及TS3内传送数据的移动电话中，TS配置组A可用于TS2而TS配置组B可用于TS3，或者TS配置组B可用于TS2，而TS配置组C可用于TS3(不使用TS配置组A)。在此例子中，此移动电话可能无法支持TS2来使用TS配置组B以及无法支持TS3来使用TS配置组A。

应能领会多个TS配置组可一次全部被写入，且接着以不同的顺序被触发，或者TS配置组的一些次组(subset)可被多次写入且被多次触发。通过每当多个配置组为可利用时允许软件将多个配置组写入，如果配置是可利用的，软件可一次写入所有的5个有效配置以减少在CRP硬件166与DSP软件32之间的相互影响。然而，为了在参数无效的情况下能维持灵活度，可一个接着一个写入配置组，且接着以既定顺序来触发。

图1所示的芯片配置可使用在一个无线装置，例如移动台(例如智能手机(smart phone)或个人数字助理(Personal Digital Assistant，PDA))中，其遵从TD-SCDMA标准以及/或宽带码分多址存取(W-CDMA)标准。

图14是一个无线网络280的例子示意图，其中，无线装置或移动台252(在一些通信标准中也称为使用者设备)包括图1的数字基带处理器120以及加速器110，且传送器(称为手机基地台284)用来使能对手机网络的上链传输。数字基带处理器120以及加速器110可组成一个集成电路的一部分(例如一个无线芯片组)，且设置在移动台282的电路板上。此手机网络可将移动台282连接至其它装置，例如其它移动台286。

应可了解，本发明的观点形态可单独使用、结合使用，或者以前文所讨论的实施方式中未指明的配置变化来使用，因此不将本申请案限制在前文或图示所提出的细节以及元件配置。

虽然前文已经讨论一些例子，但其它实施或应用也可在后述申请专利范围的精神内。此处所叙述的本发明的多种形态可以多种方法方法来实施。例如，前述的多种元件可以用硬件、固件、软件、或其结合来实施。图6的TTI存储器架构并不限制在上链传输中使用，还可用于其它目的。多个主控器共享双口存储器而不需使用仲裁器来仲裁对双口存储器存取(如图9所示)，可使用于其它系统。时间槽配置组及触发FIFO(如图13所示)在控制器与数据处理器的不同配置种类下可用来提供更大灵活度。在图9的例子中，传输帧存储器170可由能被多个控制器所存取的其它存储器来取代，BRP硬件172、CRP硬件166、以及DSP软件232可以用其它种类的主控器来取代。

本发明虽用较佳实施方式说明如上，然而其并非用来限定本发明的范围，任何本领域中技术人员，在不脱离本发明的精神和范围内，做的任何更动与改变，都在本发明的保护范围内，具体以权利要求界定的范围为准。

Claims (27)

1.一种无线通信方法，上述方法适用于实施无线帧均衡化且遵从通信标准的无线通信装置中，其中，上述通信标准指定的传输时间间隔为T0*2^N毫秒，T0表示预设时间间隔，N表示在由0至M的范围中的任一整数，M表示正整数，上述方法包括：

将传输信道的信道编码数据区块储存至存储器中，其中，上述存储器包括多个存储行，且每一上述存储行具有2^M个比特；

如果上述信道编码数据区块具有多个比特且上述多个比特不是2M的整数倍时，在上述信道编码数据区块的末端后储存一个或多个填充比特至上述信道编码数据区块所占用的最后存储行的末端；以及

以多个相等大小的区段自上述存储器读取上述信道编码数据区块以及上述多个填充比特。

2.如权利要求1所述的无线通信方法，其特征在于，上述通信标准包括时分-同步码分多址存取与宽带码分多址存取中至少一者。

3.如权利要求1所述的无线通信方法，其特征在于，所述的方法更包括对于每一有效传输信道而言，在每一与各自上述有效信道相关的传输时间间隔，储存上述有效传输信道的信道编码数据区块至上述存储器。

4.如权利要求1所述的无线通信方法，其特征在于，T0等于10毫秒且M等于3。

5.如权利要求1所述的无线通信方法，其特征在于，储存一个或多个填充比特的步骤包括储存比特值均等于0的一个或多个填充比特，储存比特值均等于1的一个或多个填充比特以及储存具有随机比特值的一个或多个填充比特中至少一个。

6.如权利要求1所述的无线通信方法，其特征在于，在上述信道编码数据区块的末端后储存一个或多个填充比特至上述信道编码数据区块所占用的上述最后存储行的末端的步骤的执行不需计算被储存的上述多个填充比特的数量。

7.一种无线通信方法，所述的方法包括：

以在每一传输时间间隔内一个编码数据区块的速率来储存编码数据至一个存储器，其中，上述传输时间间隔是选择自一个预设数值组，上述存储器包括多个存储行，且每一上述存储行具有预设数量的比特，上述预设数量的比特是根据上述预设数值组来决定；

对于上述编码数据区块的末端非对应于上述编码数据区块所占用的最后存储行的末端的每一上述编码数据区块而言，在上述编码数据区块的末端后储存一个或多个填充比特至上述编码数据区块所占用的最后存储行的末端，使得上述最后存储行由部分的上述编码数据区块与一个或多个填充比特所填满；以及

以一个或多个相等大小区段来读取上述编码数据区块及上述多个填充比特。

8.如权利要求7所述的无线通信方法，其特征在于，每一上述传输时间间隔为T0*2^N毫秒，T0表示预设时间间隔，N表示在由0至M的范围中的任一整数，M表示正整数。

9.如权利要求7所述的无线通信方法，其特征在于，储存上述编码数据区块的步骤、储存上述多个填充比特的步骤、以及读取上述编码数据区块以及上述多个填充比特的步骤遵从时分-同步码分多址存取标准与宽带码分多址存取标准中至少一个。

10.如权利要求7所述的无线通信方法，其特征在于，所述的方法更包括在输入数据上执行比特速率处理前端处理，以产生上述编码数据。

11.如权利要求7所述的无线通信方法，其特征在于，所述的方法更包括在从上述存储器读取的多个数据区段上执行比特速率处理后端处理。

12.如权利要求7所述的无线通信方法，其特征在于，在上述编码数据区块的末端后储存一个或多个填充比特至上述编码数据区块所占用的上述最后存储行的末端的步骤的执行不需计算被储存的上述多个填充比特的数量。

13.一种无线通信装置，其特征在于，所述的装置包括：

存储器，包括多个存储行，每一上述存储行具有预设数量的多个比特；

第一电路，用以将与无线传输链相关的传输信道的多个数据区块储存至上述存储器，以及对于具有多个比特且上述多个比特的数量非上述预设数量的整数倍的每一上述数据区块而言，上述第一电路在上述数据区块的末端后储存一个或多个填充比特至上述数据区块所占用的最后存储行的末端；以及

第二电路，以多个相等大小的区段自上述存储器读取上述数据区块以及上述多个填充比特。

14.如权利要求13所述的无线通信装置，其特征在于，对于与上述无线传输链相关的每一有效传输信道而言，上述第一电路在与各自上述有效信道相关的每一传输时间间隔内，储存数据区块至上述存储器。

15.如权利要求14所述的无线通信装置，其特征在于，上述第一电路遵从通信标准，上述通信标准指定上述传输时间间隔为T0*2^N毫秒，T0表示预设时间间隔，N表示在由0至M的范围中的任一整数，M表示正整数，且每一上述存储器列包含个2^M比特。

16.如权利要求13所述无线通信装置，其特征在于，T0等于10毫秒且M等于3。

17.如权利要求15所述的装置，其特征在于，上述第二电路在每一上述预设时间间隔T0内自上述存储器读取数据区段。

18.如权利要求13所述的无线通信装置，其特征在于，上述第一电路在上述多个数据区块后储存上述多个填充比特至上述存储器，且不需执行计算要在上述多个数据区块的末端后所储存的上述多个填充比特的数量的操作。

19.如权利要求13所述的无线通信装置，其特征在于，上述第一电路与上述第二电路遵从时分-同步码分多址存取标准。

20.如权利要求13所述的无线通信装置，其特征在于，上述第一电路包括信道编码器。

21.如权利要求13所述的无线通信装置，其特征在于，上述第一电路包括比特速率处理前端处理单元。

22.如权利要求13所述的无线通信装置，其特征在于，上述第二电路包括交错器，用来交错读取自上述存储器的数据。

23.如权利要求13所述的无线通信装置，其特征在于，上述第二电路包括比特速率处理前端处理单元。

24.如权利要求13所述的无线通信装置，其特征在于，储存一个或多个填充比特包括储存比特值均等于0的一个或多个填充比特、储存比特值均等于1的一个或多个填充比特、以及储存具有随机比特值的一个或多个填充比特中至少一个。

25.一种无线芯片组，用以处理上链传输的数据，其特征在于，所述的无线芯片组包括：

传输时间间隔存储器，包括多个存储行，每一上述存储行具有预设数量的多个比特；

比特速率处理前端处理单元，对于每一有效传输信道而言，在每一传输时间间隔内将一个编码数据区块储存至上述传输时间间隔存储器，且对于具有多个比特且上述多个比特的数量非上述预设数量的整数倍的每一上述编码数据区块而言，上述比特速率处理前端处理单元在上述编码数据区块的末端后储存一个或多个填充比特，以填满上述编码数据区块所占用的最后存储行；以及

比特速率处理后端处理单元，以一个或多个相等大小的区段自上述传输时间间隔存储器读取每一上述编码数据区块以及相关的上述填充比特。

26.如权利要求25所述的无线芯片组，其特征在于，上述比特速率处理前端处理单元在上述编码数据区块的末端后储存一个或多个填充比特，以填满上述编码数据区块所占用的上述最后存储行，且不需执行计算要在上述多个编码数据区块的末端后的上述多个填充比特的数量的操作。

27.一种无线通信装置，其特征在于，所述的装置包括：

存储器，包括多个存储行，每一上述存储行具有预设数量的多个比特；

第一电路，以每一传输时间间隔内一个编码数据区块的速率来储存编码数据至上述存储器，其中，上述传输时间间隔是选择自预设数值组；

储存装置，将多个填充比特储存至上述存储器，其中，对于上述编码数据区块饿末端非对应于上述编码数据区块所占用的最后存储行的末端的每一上述编码数据区块而言，在上述编码数据区块的末端后储存上述多个填充比特至上述编码数据区块所占用的上述最后存储行的末端，而不需计算上述多个填充比特的数量；以及

第二电路，以一个或多个相等大小的区段自上述存储器读取上述编码数据区块以及上述多个填充比特。

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