CN101466150A - 时分-同步码分多址装置与方法 - Google Patents

Abstract

本发明揭示一种时分－同步码分多址装置与方法，具有上行链路芯片速率处理架构，其中，提供至少两寄存器群组，每一寄存器群组用来储存一时隙配置参数组。储存器用来储存一序列的多个时隙配置组识别码，其中，每一时隙配置组识别码用来识别多个寄存器群组的一者。芯片速率处理单元用来在多个时隙期间内处理一数据流，其中，在每一时隙中，芯片速率处理单元根据储存在寄存器群组内且与对应时隙的时隙配置组识别码相关的时隙配置参数组来配置。本发明提供的装置和方法能通过动态地调整下行链路与上行链路处理所使用的时隙数量，可更容易地提供具有不同数据速率需求的传输流量给下行链路与上行链路，从而解决上行链路/下行链路资源分配的问题。

Description

时分-同步码分多址装置与方法

技术领域

本发明有关于一种时分-同步码分多址(Time Division-Synchronous CodeDivision Multiple Access，TD-SCDMA)的装置及方法。

背景技术

时分-同步码分多址(Time Division-Synchronous Code Division MultipleAccess，TD-SCDMA)是新发展出的第三代无线标准，预料有相当可能性可在中国布建。TD-SCDMA也是第三代合作伙伴计划(3rd Generation PartnershipProject，3GPP)无线标准的一部分。3GPP是由多个通信机构所建立的全球性共同合作，而这些通信机构的任务是协助全球可实施的3G电信系统规格的建立及履行，因此使得TD-SCDMA成为重要的3G应用标准。

TD-SCDMA以扩频技术以及时分多址(Time Division Multiple Access，TDMA)与码分多址(Code Division Multiple Access，CDMA)的结合模式为基础。TD-SCDMA与其它3G标准(例如宽带码分多址，Wideband CodeDivision Multiple Access，W-CDMA)的差异在于使用分时多任务(TimeDivision Duplex，TDD)来代替分频多任务(Frequency Division Duplex，FDD)。在其它事项中，TDD分隔向外与返回信号，以在半双工传输链上仿效全双工传输。在上行链路数据速度与下行链路数据速度不对称的情况下，TDD比FDD具有有力的优势。上行链路是有关于在由移动装置到基站方向上的数据传输，而下行链路是有关于由基站到移动装置方向上的数据传输。

在一些传输中，在速度及带宽要求上，上行链路与下行链路部分有相当大的差异。例如，当一移动装置自网络下载信息时，下行链路处理比上行链路处理需要明显较多的带宽。同样地，当移动装置上传信息到网络时，上行链路处理需要明显较多的带宽。比起FDD架构，TDD通过动态地调整下行链路与上行链路处理所使用的时隙数量，系统可更容易地提供具有不同数据速率需求的传输流量给下行链路与上行链路。例如，当上行链路数据量增加，则更多的带宽可动态地分配给上行链路处理。

如上所述，TD-SCDMA使用TDMA与CDMA概念。TD-SCDMA标准的同步模式是指通过连续时序调整，使得上行链路信号在基站接收器上被同步化。

发明内容

为了解决上行链路/下行链路资源分配的问题，本发明提供时分-同步码分多址装置及方法。

一种时分-同步码分多址装置，其特征在于，所述方法包括：至少两寄存器群组，每一所述寄存器群组用来储存一时隙配置参数组；一储存器，用来储存一序列的多个时隙配置组识别码，其中，每一所述时隙配置组识别码用来识别所述多个寄存器群组的一者，且每一所述时隙配置组识别码对应一时隙；以及一芯片速率处理单元，用来在多个时隙期间内处理一数据流，其中，在每一所述时隙中，根据储存在所述寄存器群组内且与对应所述时隙的所述时隙配置组识别码相关的所述时隙配置参数组来配置所述芯片速率处理单元。

一种时分-同步码分多址装置，其特征在于，所述装置包括：一第一储存器，用以储存至少两时隙配置参数组；一第二储存器，用以储存一序列的多个识别码，每一所述识别码对应所述多个时隙配置参数组的一者；一特殊目的数据处理器，用以处理一数据流，其中，所述特殊目的数据处理器根据与所述序列的所述多个识别码对应的所述多个时隙配置参数组，在不同的时间期间内做不同的配置；以及一一般目的数据处理器，用以将所述多个时隙配置参数组写入至所述第一储存器且将所述序列的所述多个识别码写入至所述第二储存器，以控制由所述特殊目的数据处理器所执行的所述数据流的处理。

一种时分-同步码分多址方法，其特征在于，所述方法包括：将至少两时隙配置参数组写入至至少两寄存器群组，每一时隙配置参数组具有关于在一时隙期间内数据被一芯片速率处理单元处理的信息；将一序列的多个识别码写入一储存器，其中，每一所述识别码与所述多个寄存器群组的一者相关；以及在多个时隙中的每一者内，根据所述序列的所述多个识别码来选择储存在一寄存器群组内的一时隙配置参数组，并根据已选择的所述时隙配置参数组来配置所述芯片速率处理单元，以及使用所述芯片速率处理单元来处理数据。

一种时分-同步码分多址方法，其特征在于，所述方法包括：使用一特殊目的处理器来处理一数据流；以及当所述特殊目的处理器在一时间内处理所述数据流时，使用一一般目的处理器来控制所述特殊目的处理器的配置，其中，所述特殊目的处理器在所述时间内处理所述数据流通过将两或多个配置参数组写入一第一储存器，将一序列的多个识别码写入至一第二储存器，其中，每一所述识别码与一配置参数组相关，以及根据在多个不同时间期间内不同的所述多个配置参数组来使所述特殊目的处理器做不同的配置，以及使用所述序列的所述多个识别码来决定不同的所述多个配置参数组所使用的一序列，以配置所述特殊目的处理器。

一种时分-同步码分多址装置，其特征在于，所述装置包括：用以将至少两时隙配置参数组写入至少两寄存器群组以及将一序列的多个识别码写入一储存器的装置，其中，每一所述时隙配置参数具有关于在一时隙期间内数据如何被一芯片速率处理单元处理的信息，且每一所述识别码与所述多个寄存器群组的一者相关；以及在多个时隙中的每一者内，用以根据所述序列的所述多个识别码来选择储存在一寄存器群组内的一时隙配置参数组、并用以根据已选择的所述时隙配置参数组来配置所述芯片速率处理单元、以及使用所述芯片速率处理单元来处理数据的装置。

本发明提供的时分-同步码分多址装置和方法能通过动态地调整下行链路与上行链路处理所使用的时隙数量，可更容易地提供具有不同数据速率需求的传输流量给下行链路与上行链路，从而解决上行链路/下行链路资源分配的问题。

附图说明

图1表示可用来实施多种无线标准的芯片架构示意图；

图2表示TD-SCDMA数据结构的实施例的示意图；

图3表示TD-SCDMA上行链路传输路径的高阶架构实施例的示意图；

图4表示部分BRP后端处理的示意图；

图5A-图5D表示部分TTI内存的示意图；

图6表示TTI内存结构的实施例的示意图；

图7表示具有物理信道范例表的表格；

图8表示关于内存存取的已知解决实施例的示意图；

图9及图10表示介于UL BRP与UL CRP之间的接口的示意图；

图11A及图11B表示TD-SCDMA帧结构的实施例的示意图；

图12A及图12B表示帧内存的段落的实施例的示意图；

图13说明使用时隙配置字段的芯片速率处理器的实施例的示意图；

图14表示无线通信系统的实施例的示意图。

具体实施方式

此说明书叙述多种用于上行链路处理的方法及装置，其实施TD-SCDMA且包括多种设计特征，可帮助TD-SCDMA标准的有效率的、易适应的、以及有经济效益的实施。例如，之后将更详细的说明，传输时间间隔(TransmissionTime.Interval，TTI)内存可以一种方式实施来促进简单的位填塞，以达到速率匹配目的。介于位速率处理与芯片速率处理之间的接口可以一种方式实施来使能位速率处理器、芯片速率处理器、以及软件应用，以共享帧内存而不需使用仲裁器来对帧内存进行仲裁处理。时隙架构字段以及触发器先进先出内存可用来提供适应性，以确定芯片速率处理器与对应的算法如何配置给不同时隙的传输数据的芯片速率处理。

以下列出在此说明书中所使用的缩写及其定义：

BE：后端(Back-End)

BRP：位速率处理(Bit Rate Processing)

CCTrCH：编码复合传输信道(Coded Composite Transport Channel)

CRC：循环冗余码检测(Cyclic Redundancy Check)

CRP：芯片速率处理(Chip Rate Processing)

DBB：数字基带(Digital Base-Band)

DCH：专属通道(Dedicated Channel)

ECP：外部协同处理器接口端口(External Co-processor I/F Port)

FE：前端(Front-End)

JD：联合检测(Joint Detection)

JDA：联合检测加速器(Joint Detection Accelerator)

PhCH：物理信道(Physical Channel)

RF：无线帧(Radio Frame)，也简单称为相对于次帧的帧

RM：速率匹配(Rate Matching)

RU：接收单元(Receive Unit)

SS：同步偏移(Synchronization Shift)

TFCI：传输格式组合指示器(Transport Format Combination Indicator)

TPC：传输功率控制(Transmit Power Control)

TrCH：传输通道(Transport Channel)

TrBK：传输区块(Transport Block)

TTI：传输时间间隔(Time Transmission Interval)

TS：时隙(Time-Slot)

UE：用户设备(User Equipment)

架构概述：

图1表示可用来实施多种无线标准(包括TD-SCDMA)的芯片架构示意图。数字基带处理器(digital base band processor，DBB)120负责一定数目的电信任务，包括在无线通信期间传送信息至基站或自基站接收信息。数字基带处理器120包括数字信号器处理(Digital Signal Processor，DSP)核心122，其可执行软件编码以实施不同的操作。DSP核心122可存取高速缓存124、静态随机存储器(Static Random Access Memory SRAM)126、以及系统随机存取内存(Random-Access Memory，RAM)128。

加速器110可包括一个或多个协同处理器，用来经由ECP协助数字基带处理器120处理通信任务。例如，加速器110可包括上行链路(Uplink，UL)协同处理器100，UL协同处理器100根据TD-SCDMA标准来执行上行链路处理。加速器110可包括其它协同处理器，例如DLBRP协同处理器和JD协同处理器，用来执行其它任务(例如根据TD-SCDMA标准来执行下行链路处理)。DSP核心122作为UL协同处理器100的主控器在进行操作，将接收自基站的数据提供给UL协同处理器100(下行链路)，且将接收自UL协同处理器100的数据传送给基站(上行链路)。在DSP核心122上执行的软件负责UL协同处理器100的控制及配置。软件应用提供输入数据及配置参数，且加速器110以芯片速率来产生复合数据序列。

接下来是TD-SCDMA信号格式的概要叙述。TD-SCDMA使用时域双工结合多种存取技术，以支持同步与异步传输任务。给予上行链路或下行链路传输任务的时隙的可变配置使TD-SCDMA得以符合异步传输任务需求且支持用户的多变化。在TD-SCDMA系统中，多种存取技术利用独特编码及时间标志来区分出在一既定服务区中的用户。TD-SCDMA标准定义具有3层帧结构：无线帧、次帧、以及时隙。无线帧为10毫秒(millisecond，ms)。次帧为5毫秒，并被分为七个时隙。一个时隙具有4个部分：中置码(Midamble)、在中置码每一侧的数据段、以及保护区。一接收器使用中置码来执行通道估测。

图2表示TD-SCDMA数据架构的一实施例的示意图。数据以无线帧130、132...等序列来传送，每一帧具有10毫秒的持续时间。每一无线帧划分成两个次帧134及136，且每一次帧具有5ms的持续时间。每一次帧由7个时隙TS0 138、TS1 150...等等所组成，且每一时隙具有0.675ms。每一时隙包括4个部分：具有144个芯片持续时间的中置码152、在中置码152之前及之后具有352个芯片持续时间的两个数据段154及156、以及最后的具有16个芯片持续时间的保护区158。中置码152载有已知数据且由接收器所使用，以执行通道估测。根据在上行链路与下行链路的每一者上的传输任务，在每一次帧(例如134或136)中的7个时隙(TS0、TS1...等等)被划分在上行链路与下行链路传输任务之间。

在一些应用中，UL协同处理器100可支持TD-SCDMA Release 4 384kbpsUE等级的需求及性能。UL协同处理器100可支持890kbps的最高数据速率且在每一次帧支持上至5个时隙。此时每一时隙可具有上至2个物理信道，且每一物理信道的扩频系数可以是16、8、4、2、或1。UL协同处理器100也可支持HS-SICH的CRP，其是高速度共享信息信道，用来发送高速度数据的反馈信息。

除了随机存取通道(Random Access Channel，RACH)及HS-SICH之外，TD-SCDMA规格的物理信道具有大于或等于10ms的TTI持续期间。随机存取通道的TTI持续期间可以是5ms、10ms、或20ms。UL协同处理器100支持关于RACH及HS-SICH的CRP。关于HS-SICH的BRP可以软件来实施。

UL协同处理器100支持关于CCTrCH的BRP旁路模式。此允许软件应用绕过硬件BRP且直接传送数据至CRP的输入。关于RACH及HS-SICH的CRP可由硬件来支持。

图3表示TD-SCDMA上行链路传输路径160的高阶架构实施例的示意图。UL传输路径160划分成3个主要操作运算元件。

UL BRP前端处理(传输通道处理)162：此包括CRC附件及信道编码。UL BRP前端处理162的输出信号储存在TTI内存168。

UL BRP后端处理164：此包括剩余BRP区块，例如TrCH交错、速率匹配、位加扰(Bit-scrambling)、第二交错器(Interleaver)、物理信道对应(mapping)。UL BRP后端处理164的输出信号储存在传输帧内存170。BRP后端的处理以一帧速率来安排。

UL RBP前端处理162及UL BRP后端处理164共同对应为UL BRP处理172。

UL CRP 166：用来在多个时隙期间内处理一数据流，包括调制、扩频、加扰、组合以及物理信道功率加重及突发格式化(burst formatting)。传送至UL CRP 166的输入信号由UL BRP后端处理器164储存在传输帧内存170，或者当处于BRP旁路模式时由DSP软件直接写入至传输帧内存170。此CRP处理的输出信号，在传送至一输入/输出端口之前，先传送至加速器110(图1)的内部存储器或先进先出缓冲器。

在此叙述中需注意，根据上下文，在图标中的功能方块可表示一个处理步骤或实施处理步骤的硬件模块。例如，图3的方块162可表示UL BRP前端处理162或者用来完成UL BRP前端处理的一个UL BRP前端处理器162(硬件)。方块172可表示UL位速率处理172或者用来完成位速率处理的数据处理器UL位速率处理器172。同样地，方块166可表示UL芯片速率处理166或者用来完成UL芯片速率处理的UL芯片速率处理器166。

在一些应用中，数据处理器UL BRP处理172通过写入至一BRP触发缓存器而被激活。DSP软件可保证，在写入至触发缓存器之前，BRP输入信号及参数已到达硬件。CRP处理166通过写入至时隙触发缓存器而被激活。软件可保证在写入至时隙触发缓存器之前，BRP处理172已完成(在旁路模式的情况下，所有数据已到达帧内存170)且时隙配置参数已到达硬件。

高效率无线帧均衡实施：

下文叙述一种TD-SCDMA系统的高效率无线帧均衡实施例。在BRP前端处理162(例如信道编码)与BRP后端处理164(例如交错处理)之间，具有无线帧均衡(Radio Frame Equalization，RFE)处理。RFE处理包括填塞一传输信道的输入位序列，以确保输出信号可分割成具有一已选定数量(Fi)的相同尺寸数据段。此填塞可依照TD-SCDMA的3GPP规格来执行。

在一些应用中，BRP前端处理162可包括用于信道编码且包括信道编码的数据的初始处理，而BRP后端处理164可包括数据交错以及数据后续处理。BRP前端处理162根据与TTI相等的帧速率来处理数据，而BRP后端处理164则根据10ms的帧速率来处理数据。无线帧均衡处理能帮助匹配前端处理162与后端处理164的帧速率。

例如，信道编码器174(BRP前端处理器162的一部分且显示于图4)根据TTI传送数据至TTI内存168。当TTI＝10ms时，信道编码器174每隔10ms传送传输信道编码区块至TTI内存168。当TTI＝20ms时，信道编码器174每隔20ms传送传输信道编码区块至TTI内存168，以此类推。当具有多个有效的传输通道时，对于与传输通道相关联的每一传输时间间隔，信道编码器174传送传输信道编码区块至TTI内存168。在此叙述中，“传输信道编码区块”是表示由信道编码器174所输出且每隔预设时间期间(在此例子中为10ms)写入至TTI内存168的数据方块，且与“传输区块“不同，“传输区块“是关于在由7层开放式通信系统互联参考模型(Open System InterconnectionReference Model)所规范的媒体存取控制(Media Access Control，MAC)次层与物理层(Physical Layer，Layer 1)之间的数据传输的基本单元。

例如，假设具有两个有效的传输通道：传输信道1与传输信道2，且假设传输通道1使用TTI＝40ms，而传输通道2使用TTI＝20ms。一开始，在时间T＝0时，信道编码器174传送关于传输通道1的第一传输信道编码区块以及关于传输通道2的第一传输信道编码区块至TTI内存168。在时间T＝20ms时，信道编码器174传送关于传输通道2的第二传输信道编码区块至TTI内存168。在时间T＝40ms时，信道编码器174传送关于传输通道1的第二传输信道编码区块以及关于传输通道2的第三传输信道编码区块至TTI内存168，等等。在数据储存在TTI内存168后，数据以10ms的帧速率自TTI内存168中读出。

相同尺寸数据段的数量是依据传输时间间隔(TTI)，可以是10ms、20ms、40ms、或80ms。在每一传输信道编码区块中，对于10ms、20ms、40ms、及80ms的TTI，相同尺寸数据段的数量分别是1、2、4、及8。在一些实施中，每一传输信道编码区块的数据段数量是根据TTI计算，且数据段数量决定了基于一给定的传输信道编码区块，有多少位需要被填塞，如下面更详细的讨论。在一些实施中，TTI由较高阶的软件所决定，此软件可能不是有效的，直到在UL BRP中的进一步下游(downstream)。因此，以期望数量的填塞位可加入至一给定的传输信道编码区块而不需知道TTI值的方式，能帮助实施TTI内存结构。

图4说明部分BRP后端处理164的示意图。在RFE处理期间，来自BRP前端处理162的数据根据TTI需求而储存在TTI内存168。即，每一传输信道编码区块逻辑性地划分为适当数量的数据段，且被填塞的最后数据段等于其它数据段的尺寸。储存在TTI内存168的数据段被第一交错器180所读取，其中，第一交错器180用来加扰将被传送的数据段的次序，以防止在传输期间连续数据段遗失。第一交错器180提供数据至速率匹配单元182，速率匹配单元182用来调整数据速率，以通过复制或移除位来与传输数据速率匹配。图4的BRP路径的详细下游阶段叙述于美国临时申请案61/008,345。在图4的例子中，TTI值192对于TTI内存168而言是无效的直到速率匹配阶段182为止，其中，速率匹配阶段182可接收来自较高阶软件的TTI值192。速率匹配单元182的输出信号输入至位加扰184，中间帧内存186接收位加扰后的信号，再输入至第二交错器188，物理信道分配190对第二交错器188的输出信号进行处理，将处理后的信号输入至传输帧内存170。

根据3GPP TS25.222技术规格(第3代合作伙伴计划、技术规格组织无线存取网络、多任务处理及信道编码)，无线帧尺寸均衡填塞输入位序列，以保证输出信号可以分割成相同尺寸的Fi个数据段。数据段的数量(Fi)依据传输时间间隔。例如，假使TTI＝10ms，Fi＝1；假使TTI＝20ms，Fi＝2；假使TTI＝40ms，Fi＝4；假使TTI＝80ms，Fi＝8。

关于无线帧尺寸均衡的输入位序列以Ci1、Ci2、Ci3、...、CiEi来表示，其中，i是TrCH数量，Ei是输入位数量。输出位序列则以ti1、ti2、ti3、...、tiTi来表示，其中，Ti是输出位数量。输出序列可由下述获得：

若k＝1...Ei，则tik＝Cik；以及

若k＝Ei+1...Ti并假使Ei<Ti，则tik＝{0，1}

其中，Ti＝Fi*Ni；以及

Ni是在尺寸均衡后每一段的位数量。

图5A、图5B、图5C、及图5D表示部分的TTI内存168的示意图，其中，Fi分别等于1、2、4、及8。例如，图5A说明单一段落(Fi＝1)的传输信道0至传输信道2。图5B说明2个段落(Fi＝2)的传输信道0至传输信道2。图5C说明4个段落(Fi＝4)的传输信道0至传输信道2。图5D说明8个段落(Fi＝8)的传输信道0至传输信道2。虽然只显示前三个传输信道编码区块，但是TTI内存168可包括更多区块且可以是任何尺寸。传输信道编码区块尺寸可根据数据、CRC位、以及执行于数据上的编码演算来变化。因此，除了能被TTI值整除的多个传输信道编码区块，1到7位中任何一者可能被需要填塞在每一传输信道编码区块的末端。用来填塞的位数量因此将依据传送信道编码区块尺寸以及TTI值。

如上所讨论，在TTI内存168之后，TTI值无法得知。因此，为了计算在TTI内存168之后的数据段数量，上游(upstream)阶段(例如在TTI内存168之后)应具有关于在TTI内存168中编码位的总尺寸以及TTI值的信息，以计算填塞位的数量。此步骤增加了设计的复杂性。二者择一，在TTI内存168之前，可执行无线帧均衡。但是为了实行此方式，编码区块的总尺寸与TTI值可能需要用来计算填塞位。需要额外的逻辑来计算数据段数量以及在TTI内存168上实施由编码器所提供的数据的相关填塞。

申请人认为，TTI内存168的结构可被利用来提供简单的解决办法给输入数据序列的填塞。特别的是，申请人认为，由于TTI内存168为字节排列，此适当的填塞可独立于TTI值而被计算。TD-SCDMA标准指定填塞可以0或1来执行。然而，通过在内存使用随机非初始的0/1，产生了一个问题(例如把填塞的位视为“不必关心”)。由于数据透过许多阶段，包括第一及第二交错器，在下游阶段(例如在传输帧内存170)识别填塞的位变为困难。这需要值得考虑的硬件验证以从交错的比特流中识别填塞的随机0/1位。因此，申请人认为以全部为0或全部为1的填塞能帮助下游处理。此减少了硬件验证的复杂性。尽管申请人选择0来填塞，1可同样地被使用。

返回利用内存组织来帮助相对简单的填塞概念。申请人领会由于TTI内存168为字节排列，通过识别数据末端以及填塞下一字节，传输信道编码区块可被适当地填塞，而不需知道TTI值。由于下一传输信道编码区块将处于下一字节的起头，对下一字节边界的填塞将恰当地填塞一传输信道编码区块，而不需考虑使用的TTI。编码器以一比特流提供位至TTI内存168。因此，为了恰当地填塞传输信道编码区块，此逻辑包括计算有多少位已被传送至TTI内存168的机制。一旦一传输信道编码区块已被储存在TTI内存168，此逻辑将在传输信道编码区块的末端后加入0至下一字节边界。此理解提供了正确的填塞，而不需相对贵的反馈逻辑及硬件以根据一被接收的TTI来计算被填塞的位数量，其中，此被接收的TTI只在下游阶段有效。

图6是TTI内存架构的实施例的示意图，其使能关于无线帧尺寸均衡的额外位填塞，而不需使用关于TTI值的信息。TTI内存168包括内存列200a、200b、200c...200i，并共同以200来表示。每一记忆列200具有8个位。当信道编码器174将编码数据写入TTI内存168时，信道编码器174将填塞位加入至最后内存列的末端。在图6中，符号“E“表示数据位，而符号“0“表示填塞位。

例如，假使传输信道#0的传输信道编码区块具有33位，信道编码器174将32个数据位写入至4个内存列200a至200d、将1个数据位写入至内存列200e、且将7个填塞位(例如“0”位)写入至内存列200e。假使传输信道#1的传输信道编码区块具有11位，信道编码器174将8个数据位写入至1个内存列200f、将3个数据位写入至内存列200g、且将5个填塞位写入至内存列200g。假使传输信道#2的传输信道编码区块具有8位，信道编码器174将8个数据位写入至1个内存列200h，而不需写入额外的填塞位。假使传输信道#3的传输信道编码区块具有6位，信道编码器174将6个数据位写入至1个内存列200i且将2个填塞位写入至内存列200i。

在每一传输信道编码区块中的位数量可以介于个位至数千位之间。在相异的传输信道编码区块中的位数量可以不同，且对于相同传输通道而言，在传输信道编码区块中的位数量可在不同时间期间上变化。

通过配置TTI内存168来取得多个内存列(每一内存列具有8位)、通过经常在一内存列的末端加入填塞位、以及通过在下一字节边界的开端上开始下一传输信道编码区块，当加入填塞位时，则不需要使用关于TTI值的信息。对于每一传输信道而言，数据位加上填塞位的总数量将总是可被段数量Fi整除，因此，满足TD-SCDMA标准的无线帧尺寸均衡需求。

当传输信道编码区块数据自TTI内存168被读出时，DSP软件将指明在每一传输信道的位数量、与此传输通道相关的TTI值。例如，在图6的例子中，假使TTI＝40ms是使用给传输通道#0，段数量Fi等于4。在40ms期间，第一交错器180需读取数据位以及一定数目的填塞位，使得位的总数能被4整除。由于具有33个数据位，在40ms期间，第一交错器180可读取33个数据位及3个填塞位，即可读取总数为36个位(36＝9*4)。第一交错器180在第一个10ms期间读取9个数据位、在第二个10ms期间读取9个数据位、在第3个10ms期间读取9个数据位、且在第4个10ms期间读取6个数据位及3个填塞位。

如另一例子，假使TTI＝80ms是使用给传输通道#0，段数量Fi等于8。在80ms的期间，第一交错器180需读取数据位以及一定数目的填塞位，使得位的总数能被8整除。由于具有33个数据位，在80ms的期间，第一交错器180可读取33个数据位及7个填塞位，即可读取总数为40个位(40＝5*8)。第一交错器180在第一个至第六个10ms期间读取5个数据位、在第七个10ms期间读取3个数据位及2个填塞位、且在第八个10ms期间读取5个填塞位。

BRP-CRP接口及帧内存架构：

下面叙述BRP-CRP接口及帧内存架构。在一些实施中，上行链路路径160的功能划分于在DSP核心122上执行的软件与上行链路协同处理器100之间。UL协同处理器100可执行计算量大的任务。

参阅图7，图7表示具有物理信道范例表的表格，表格1概述了UL协同处理器100所支持的物理信道以及对于不同物理信道任务如何在硬件与软件之间划分(参阅列206)的列表。例如，对于一专属物理信道(Dedicated PhysicalChannel，DPCH)200而言，数据符号202的BRP及CRP可由硬件来执行，而控制符号204的BRP由软件来执行且控制符号204的CRP由硬件来执行。对于一物理随机存取信道(P-RACH)208而言，随机存取识别码210的BRP与CRP可由软件来执行，而随机存取信道数据212的BRP及CRP由硬件来执行。

如上所述，可实施介于位速率处理与芯片速率处理之间的接口，使得BRP后端处理器164、芯片速率处理器166、以及软件可共享传输帧内存170，而不需使用仲裁器来仲裁对传输帧内存170的存取。

如图3所示，上行链路位速率处理器(UL BRP)172提供数据，其进一步由上行链路芯片速率处理器(UL CRP)166来处理。UL BRP 172将数据写入至传输帧内存170，且上行链路芯片速率处理器166自传输帧内存170读出数据。因此，UL BRP 172的硬件与UL CRP 166的硬件都需要对传输帧内存170做存取。此外，来自DSP核心122的软件需要独对传输帧内存170读出及写入。因此，三个个体(称为主控器)需要对传输帧内存170存取，导致可能的总线争夺。已知的操控总线争夺的解决方法是实施总线仲裁器，其执行既定的总线仲裁机制。例如，图8表示关于内存存取的已知解决实施例的示意图，即表示已知用来解决可能发生总线争夺的内存存取的方式。

在图8的例子中，传输帧内存220被三个主控器来存取：UL BRP硬件222、UL CRP硬件224、DSP软件226。为了在三个不同主控器(每一个企图同时存取传输帧内存220)之间仲裁，仲裁器228实施仲裁机制来决定哪一争夺的主控器被分配到总线以存取传输帧内存220。实施仲裁器228对芯片设计可能会增加复杂性与成本。实施仲裁机制需要复杂的演算规则，来保证没有主控器急需总线存取，而保证高优先处理获得优先权。

图9及图10表示介于UL BRP与UL CRP之间的接口的示意图，参阅图9，其表示一内存接口，其消除以总线仲裁器来操控多个控制器存取传输帧内存的需求。传输帧内存170使用双端口内存来实施，其允许两个主控器的同时存取，因此，减少了可能发生的多个争夺中的一者。此双端口传输帧内存170可由UL BRP硬件172、UL CRP硬件166、以及DSP软件232来存取。

申请人认为，三个主控器的性质可用来消除剩下的争夺，因此，双端口内存可由三个主控器来存取而没有总线仲裁的需求。UL BRP硬件172对传输帧内存170写入，但不自传输帧内存170读出。UL CRP硬件166自传输帧内存170读出，但不对传输帧内存170写入。DSP软件232对传输帧内存170写入也自传输帧内存170读出。通过将UL BRP硬件172连接至双端口内存170的第一输出/输入端口234且将UL CRP硬件166连接至双端口内存170的第二输出/输入端口236，介于此两主控器之间的争夺则被消除。通过在输出/输入端口234及236之间分享DSP软件232，DSP软件232与UL BRP硬件172共享写入权利，而与UL CRP硬件166共享读出权利。

申请人领会，DSP软件232知晓硬件主控器172及166何时对传输帧内存170读出与写入，但硬件主控器172及166并不知晓DSP 232软件或另一硬件主控器何时对传输帧内存170进行存取。因此，通过当软件主控器检测到对应硬件主控器正存取总线时将软件主控器程序化以符合硬件主控器，且通过输出/输入端口234及236之间划分两硬件主控器，此三个主控器可存取传输帧内存170，而不需任何总线仲裁需求。

在一些实施中，一简单电路可加入以执行硬件读出或写入获得第一优先权的策略(例如可总假设硬件具有总线存取)。假使检测到UL BRP硬件172需要对传输帧内存170进行写入存取，DSP软件232将预先排除对传输帧内存170进行写入。同样地，假使检测到UL CRP硬件172需要对传输帧内存170进行读出存取，DSP软件232将预先排除对传输帧内存170进行读出。

图10说明其用来执行硬件优先权策略的电路示意图。UL BRP硬件172经由多任务器242透过第一输出/输入端口234来对传输帧内存170进行存取，而UL CRP硬件166经由多任务器244透过第二输出/输入端口236来对传输帧内存170进行存取。DSP软件232经由多任务器242透过第一输出/输入端口234来对传输帧内存170进行写入存取，且经由多任务器244透过第二输出/输入端口236来对传输帧内存170进行读出存取。

当DSP软件232得知硬件正读取或写入且内在地避免本身同时读出或写入的时候，包含多任务器242及244对于执行此策略是有益处的，其可简化验证。例如，假使DSP软件232正确地执行，额外逻辑则是多余且不必要的。然而，假使DSP软件232错误地操作，此逻辑提供自动防止故障危害机制(failsafe mechanism)以执行此策略。因此，图10的逻辑可用来证明DSP软件232正在正确地操作以及/或提供一额外方法以保证此既定策略正被执行。在一些实施中，除非BRP DONE选择信号246为高电平，多任务器242允许UL BRP硬件172执行写入存取，此时多任务器242将允许DSP软件232对传输帧内存170执行写入存取。同样地，除非CRP DONE选择信号248为高电平，多任务器244允许UL CRP硬件166执行读出存取，此时多任务器244将允许DSP软件232对传输帧内存170执行读出存取。

图11A及图11B表示TD-SCDMA帧结构的实施例的示意图。每一帧具有10ms的持续时间且划分成2个5ms的次帧，每一次帧如图11A所示。在TD-SCDMA帧的两个次帧相同。每一个次帧被划分成7个时隙，以0至6来标示。每一时隙不是分配给下行链路传输(以向下箭头表示)就是分配给上行链路传输(以向上箭头表示)。在一些实施中，第一时隙(时隙0)一直分配给下行链路传输，且第二时隙(时隙1)一直分配给上行链路传输。在第一与第二时隙之间具有一切换点。例如，在图11A中，时隙均衡地分配在下行链路与上行链路传输之间。在图11B中，第一与最后时隙分配给下行链路，而剩余的5个时隙分配给上行链路。当上行链路传输需要较多的带宽时，例如自移动装置至基站的上载操作，在图11B中的分配则是较合意的。时隙的动态分配促进在非对称传输时的适应性。

申请人认为，通过安排由UL BRP 172所写入以及由UL CRP 166所读取的内存来反映TD-SCDMA帧的时隙结构，可提供效率高的实施应用。

参阅图10，传输帧内存170被划分成两个帧缓冲器，例如第一帧缓冲器250以及第二帧缓冲器252，帧缓冲器250与252中的每一者具有对应TD-SCDMA帧的多个时隙的多个段落(例如254a、254b)。第一帧缓冲器250包括关于第一帧的多个段落(例如254a、254b、254c等等，共同以254来表示)，第二帧缓冲器252包括关于第二帧的多个段落(例如256a、256b、256c等等，共同以256来表示)。每一帧被划分成2个次帧(例如258a及258b)，以反映TD-SCDMA帧结构。每一次帧被划分成5个不同段落TS1-TS5，例如，对应5个可动态配置给上行链路的时隙(有效时隙)。

在一些应用中，第一帧缓冲器250以及第二帧缓冲器252中的每一者的尺寸为1760字节，且第一帧缓冲器250平均地划分在2个次帧中。在一次帧内，每一时隙(以及在一时隙中每一物理信道)的地址(或位置)固定，且分配给每一时隙的段落尺寸为176字节。通过使用固定内存地址给时隙，能更方便决定哪一内存段落是为了给已知的时隙写入数据或读出数据。

假使UL BRP 172或DSP软件232分配到一特定时隙，硬件或软件则知道哪一内存段落是在对应的时隙期间内被写入将被传输的数据。同样地，假使CL BRP 166或DSP软件232知道哪一内存段落被读取，以获得特定时隙的传输数据。例如，假使一无线装置使用时隙TS1及TS3但没有使用关于上行链路传输的时隙TS2、TS4、及TS5，UL BRP 172与DSP软件232则将与时隙TS1及TS3相关的数据分别写入至内存段落254a及254c，跳过内存段落254b。

在图10中，传输帧内存170包括给予至少两帧的多个段落。特别的是，第一帧缓冲器250储存第一帧的数据，第二帧缓冲器252是储存第二帧的数据。储存两帧的数据在帧内存170中是有益的，因为在上行链路处理期间，UL BRP 172与UL CRP 166可同时写入和读出不同帧的数据。

例如，当UL BRP 172在一已知时间间隔期间内正写入第一帧的数据至第一帧缓冲器250，UL CRP 166正自帧缓冲器B 252读取在前一时间间隔内由UL BRP 172所写入且对应前一帧的数据。在下一时间间隔，UL BRP 172将对应第二帧的数据写入第二帧缓冲器252，且UL CRP 166将自帧缓冲器A250读取数据，以获得第一帧。在此方法下，UL BRP 172及UL CRP 166可同时读取及写入，然而是对于不同的帧缓冲器，以避免对传输帧内存170的相同位置执行每一读取与写入。这种第一-第二缓冲器机制在UL CRP 166完成读取帧数据之前，能防止UL BRP硬件172对传输帧内存170过度写入。

在一些实施中，第一、第二帧缓冲器机制的管理由DSP软件232来操控。DSP软件232可决定UL BRP 172的输出是写入第一帧缓冲器250或是写入第二帧缓冲器252。同样地，DSP软件232决定UL CRP 166的输入是读出自第一帧缓冲器250或是读出自第二帧缓冲器252。在一些实施中，于BRP旁路模式的情况下，DSP软件232可直接传送CRP输入至传输帧内存170。当传送此CRP输入数据时，DSP软件232选择目标地址(例如第一帧缓冲器或第二帧缓冲器)且根据次帧数量及时隙数量来选择帧内存的地址位移。

在一些实施中，配置UL BRP 172与UL CRP硬件166来控制对应组件是对帧缓冲器A-B中哪一者进行读取及写入。图10所示的内存组织促进相对简单且有效的架构，其利用TD-SCDMA标准所提供的适应性。

在一些实施中，内存段落TS1-TS5中的每一者更划分成两个或多个物理信道，每一信道与一独立的传输编码相关联，例如虚拟随机(Pseudo-random，PN)编码。即，时隙可被以两不同编码所编码的数据共享。此反映出TD-SCDMA标准的时间划分以及编码划分观点。

图12A及图12B表示帧内存的段落的实施例的示意图，即表示在一时隙中物理信道位的组织。如图所示，每一时隙可以两种模式来安排。图12A表示一内存段落254，于其中使用两物理信道。此内存组织用于扩频系数2、4、8、或16。此扩频系数是芯片对基带信息速率的比例。当物理信道的扩频系数大于1时，内存时隙可利用的内存平均地划分成两物理信道。例如，内存段落254划分成两个区段255a及255b，每一区段对应一物理信道。在一时隙内，每一物理信道的地址(或位置)固定，且分配给每一物理信道的区段尺寸为88字节。通过使用物理信道的固定内存地址，能更方便判断对哪一区段(例如255a或255b)执行关于一已知物理信道的数据写入或数据读出。

内存区段255a及255b可储存冗余位257，于其中，冗余位257的数量对应控制信道位与扩频系数的数量。在一些实施中，UL CRP 166忽略冗余位257。

在此具有4个可能的例子，对于所有4个例子，物理信道0(Ph#0)及物理信道1(Ph#1)起始于相同的固定位置，如图12A所示：

Ph#0与Ph#1皆有效

只有Ph#0有效(Ph#1无效)

只有Ph#1有效(Ph#0无效)

Ph#0与Ph#1皆无效

例如，在一对应的时隙期间，物理信道0可用来传输第一数据，而第一数据储存在内存段落的位置0-87。在已知的时隙期间，物理信道1可用来传输第二数据，而第二数据储存在内存段落的位置88-175。第一数据与第二数据使用不同的编码来传送。

图12B表示一内存段落，其中，仅使用一单一物理信道。内存时隙可利用的内存被单一物理信道使用。假使扩频系数为1，则在时隙内将只有一个体通道(Ph#0)。UL CRP 166忽略冗余位257。例如，物理信道0在对应的时隙期间内用来传送数据，而此数据储存在内存段落的位置0-175。

应可知，内存段落的尺寸以及如何根据物理信道来划分数据段落仅是一个示范例，而也可使用其它配置。此外，尽管在图12A及图12B所示的内存段落中两个物理信道是可利用的，但也可使用任何数量的物理信道。

DSP软件232可选择性地填塞数据在一物理信道基底或一时隙基底。此提供了以任何既定顺序在传输帧内存170内填塞数据的能力。例如，在多个CCTrCH的情况下，DSP软件232可提供CRP数据给第一CCTrCH，而BRP硬件提供CRP数据给第二CCTrCH。

CRP架构及程序流程：

下文叙述CRP架构，其使能一灵活且方便的方法，以控制程序流程。如上关于图1的说明，DSP核心122以UL协同处理器110的主控器身份在操作，且控制UL协同处理器100的操作，以帮助由移动装置至基站的上行链路传输。申请人认为有提供关于控制在何时以及在何种次序下指定数据自UL协同处理器100传送的灵活性给DSP核心程序设计师的好处，且发展灵活且效率高的架构以在控制UL协同处理器100方面帮助DSP核心程序设计师。特别的是，对一软件程序设计师来说明如何设计UL协同处理器100是相对困难的，尤其是关于处理储存在传输帧内存170的数据。申请人发展出对软件程序设计师呈现出简化的架构，其促进强健且灵活的程序设计平台。

图13说明使用时隙配置字段的芯片速率处理器的实施例的示意图，即表示一UL CRP核心260(其为UL CRP 166的一部分)以及许多配置组件来促进灵活接口，以允许DSP软件232以灵活且高效率的方法来控制UL CRP核心260。如上所述，UL CRP 166是重要的，尤其是读取由UL BRP 172所写入的帧以及更进一步处理将由数字基带处理器120所传输的帧。

在一些实施中，一TD-SCDMA帧的每一次帧具有最多5个关于上行链路的有效时隙。配置缓存器262储存关于当处理每一上行链路时隙的时隙配置参数组，UL BRP 172执行软件以将时隙配置参数组写入至缓存器262，UL CRP核心260根据此时隙配置参数组来配置。

一组缓存器被提供来储存关于每一有效时隙的时隙配置参数，此缓存器数目至少为两个。每一组缓存器在一脉冲周期内由UL CRP核心260来存取。在此实施中，由于具有最多5个关于上行链路的有效时隙，因此，5个缓存器群组用来储存5组时隙配置参数。此5个缓存器群组分别为TS配置组A 264、TS配置组B 266、TS配置组C 268、TS配置组D 270、以及TS配置组E 272。每一组缓存器包括相关的时隙的配置信息。特别的是，每一TS配置组储存一参数列表，其叙述对应时隙的数据应如何被操控。CRP的参数列表可包括，例如关于每一物理信道的扩频系数、扩频编码、加扰编码、加扰系数、功率控制信息、以及功率调整系数。每一配置组可包括关于UL CRP 166必要的所有信息，以处理对应的时隙。此外，每一TS配置组包括一触发字段(例如264c)，将由以下详细说明。

配置信息告知UL CRP 166如何操控在对应时隙内传送的数据。例如，储存在每一TS配置的参数配置UL CRP 166所使用的规则，以处理储存在相关次帧的数据。为了简化UL CRP 166的软件，申请人发展出一队列触发(queuetrigger)方法，以提供一灵活机制来设计时隙如何被排序(例如，时隙应以何种次序由UL CRP处理)以及哪一参数被应用在每一时隙。

时隙被处理的次序系由储存器储存，例如由一触发器FIFO 274所控制，其可实施作为一标准先进先出队列，决定哪一TS配置组被用来在特定时隙内处理数据。例如，图示的触发器FIFO 274在第一输出位置储存TS配置A、接着储存TS配置E以及TS配置C，其表示TS配置组A将用来处理一时隙，接着使用TS配置组E来处理一时隙，接着再使用TS配置组C来处理一时隙等等。哪一时隙(例如TS0、TS1...或TS6)应在既定时间内被处理可由DSP软件来决定。

被无线装置所使用的有效时隙数量可随着不同装置而变化，且也可根据在无线装置上执行的软件来决定。例如，移动式电话可使用关于上行链路的时隙TS1及TS5。因此，在图13的例子中，TS配置组A及E可使用给当前帧(分别在在处理TS1及TS5时用来配置CRP)，且TS配置组C可使用给随后的帧(在处理随后帧的TS2时用来配置CRP)。储存在触发器FIFO 274的TS配置组识别码被提供至一多任务器276，其选择哪一TS配置组提供至CRP核心260以做后续处理。

更进一步说明，在一些例子中，一无线装置可分配5个有效时隙TS1、TS2、TS3、TS5、及TS6给上行链路。TS配置组A、B、C、D、及E可用来配置UL CRP核心260，以分别处理与时隙TS1、TS2、TS3、TS5、及TS6相关的数据。在一些例子中，一无线装置可分配3个有效时隙TS4、TS5、及TS6给上行链路。TS配置组A、B、C、D、及E中的三个可用来配置UL CRP核心260，以分别处理与时隙TS4、TS5、及TS6相关的数据。

对于每一有效时隙而言，UL CRP核心260透过多任务器(例如图10的242及244)接收来自传输帧内存170的数据，且根据储存在已选择的TS配置组内的参数来传送数据。时隙配置组群以一次序被写入至触发器FIFO 274，而在此次序中，在TS配置组内的相关触发缓存器(例如264c)被使能(例如设定为高电平或其它预设触发值)。一旦触发器缓存器被使能，相关TS配置组识别码(例如TSA、TSE、或TSC)被写入至触发器FIFO且进而被处理。因此，触发的次序成为在相关时隙内处理数据的次序，通过使序列的多个识别码包括同一识别码多次，给不同的时隙重复利用相同的配置参数组，而不需将时隙配置参数组重新写入至触发器缓存器，且触发器FIFO 274控制多个有效配置组中何者在任一已知时间内控制UL CRP核心260。

UL CRP核心260的输出在传送至DSP核心122之前，可传送至UL协同处理器100的内部存储器278。内部存储器278可以是32字符深的输出FIFO278。一旦输出FIFO 278包含16-位字符的最高容许数量(burstable number，例如4字符)，DSP直接内存存取125被告知，其开始数据传送至DSP内存。此程序可以其它适当的方法来完成。

因此，配置缓存器262及触发器FIFO 274提供一软件开发专家以定义在任何时间的普遍理想配置，且接着通过在既定次序上使能相关的触发器来选择哪一配置将对应每一时隙。图13的架构的其一优点是在配置与实际物理时隙之间没有固定(hard-coded)关系，此允许软件动态地决定哪一参数应用在哪一时隙。例如，第一TS配置组A 264非必要地用来配置CRP核心260，以处理关于5个有效时隙中第一者(例如图10的TS1)的数据，而可用来配置CRP核心260以处理有效时隙中的任一者(例如图10的TS1至TS5)。

在一些实施中，在TS配置组使用给不同时隙所依据的次序上可能具有一限制。在一些例子中，选择性地接续使用TS配置组A至E以处理一帧内的多个时隙。因此，在两时隙TS2及TS3内传送数据的移动式电话中，TS配置组A可使用给TS2而TS配置组B可使用给TS3，或者TS配置组B可使用给TS2，而TS配置组C可使用给TS3(不使用TS配置组A)。在此例子中，此电话无法支持使用TS配置组B给TS2以及使用TS配置组A给TS3。

应能领会多个TS配置组可一次全部被写入，且接着以不同的次序被触发，即，TS配置组所使用的次序不同，或者TS配置组的一些次组(subset)可被写入且被触发多次。通过每当多个配置组为可利用时允许软件将多个配置组写入，假使配置是可利用的，软件可一次写入所有的5个有效配置以减少在CRP硬件166与DSP软件232之间的互相影响。然而，为了在参数为非有效的情况下能维持灵活度，配置组可一个接一个地被写入，且接着以既定次序来触发。

图13所示的芯片配置可使用与一无线装置，例如移动台(例如智能型手机，smart phone或个人数字助理PDA)，其符合CDMA标准、TD-SCDMA标准以及/或宽带码分多址存取(W-CDMA)标准。

图14是一无线网络280的例子的示意图，其中，一无线装置或移动台282(在一些电信标准中也称为用户设备)包括图1的数字基带处理器120以及加速器110，且一传送器(以手机基站284来称呼)用来使能一手机网络的上行链路传输。数字基带处理器120以及加速器110可组成一集成电路的一部分(例如一无线芯片组)，且设置在移动台282的电路板上。此手机网络可将移动台282连接至其它装置，例如其它移动台286。

应可了解，本发明的观点可单独使用、结合使用，或者以前文所讨论的实施例中未指明的配置变化来使用，因此不将本申请案限制在前文或图示所提出的细节以及组件配置。

虽然前文以讨论一些例子，但其它实施或应用也可在后述申请专利范围的精神内。此处所叙述的本发明的多种模式可以多种方法来实施。例如，前述的多种组件可以硬件、固体、软件、或其结合来实施。图6的TTI内存架构并不限制使用在上行链路传输，可用在其它目的。多个主控器共享双端口内存而不需使用仲裁器来仲裁对双端口内存存取(如图9所示)，可使用在其它系统。时隙配置组及触发器FIFO(如图13所示)在控制器与数据处理器的不同配置种类下可用来提供灵活度。在图9的例子中，传输帧内存170可由被多个主控器所存取的其它内存来取代，BRP硬件172、CRP硬件166、以及DSP软件232可以其它种类的主控器来取代。

本发明的模式、系统、及方法的优点包括下列的一或多者。通过加入填塞位可执行无线帧均衡，以达到速率匹配而不需TTI值的告知、以及消除根据TTI值来计算填塞位数量的需求。硬件设计及认证可简单化。位速率处理器、芯片速率处理器、以及DSP软件可共享帧内存，而不需使用仲裁器来仲裁对帧内存的存取，减少了芯片设计的复杂度。在不同时隙期间，芯片速率处理器的配置以及传输数据的芯片速率处理所使用的规则，可通过使用时隙配置字段以及触发FIFO来简单地调整。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。

Claims (34)

1.一种时分-同步码分多址装置，其特征在于，所述装置包括：

至少两寄存器群组，每一所述寄存器群组用来储存一时隙配置参数组；

一储存器，用来储存一序列的多个时隙配置组识别码，其中，每一所述时隙配置组识别码用来识别所述多个寄存器群组的一者，且每一所述时隙配置组识别码对应一时隙；以及

一芯片速率处理单元，用来在多个时隙期间内处理一数据流，其中，在每一所述时隙中，根据储存在所述寄存器群组内且与对应所述时隙的所述时隙配置组识别码相关的所述时隙配置参数组来配置所述芯片速率处理单元。

2.如权利要求1所述的时分-同步码分多址装置，其特征在于，所述芯片速率处理单元对来自多个物理信道的数据执行扩频、加扰、及组合中至少的一者，以准备上行链路传输的数据。

3.如权利要求1所述的时分-同步码分多址装置，其特征在于，每一所述时隙配置参数组包括加扰编码、扩频编码、加扰系数、以及功率控制信息中至少一者。

4.如权利要求1所述的时分-同步码分多址装置，其特征在于，所述芯片速率处理单元符合码分多址标准、宽带码分多址标准、以及时分-同步码分多址标准中至少一者。

5.如权利要求1所述的时分-同步码分多址装置，其特征在于，至少一所述寄存器群组包括5个寄存器，以储存5个时隙配置参数组，来配置所述芯片速率处理单元以处理一次帧的5个上行链路时隙。

6.如权利要求1所述的时分-同步码分多址装置，其特征在于，每一所述寄存器群组在一脉冲周期内由所述芯片速率处理单元来存取。

7.如权利要求1所述的时分-同步码分多址装置，其特征在于，所述多个时隙配置参数组以一序列储存在所述寄存器群组，其中，所述序列与所述多个时隙配置参数组用来配置所述芯片速率处理单元所使用的一序列不同。

8.如权利要求1所述的时分-同步码分多址装置，其特征在于，更包括一多任务器，用以多路传输来自所述多个寄存器群组的所述多个时隙配置参数组，其中，所述多任务器根据所述序列的所述多个时隙配置组识别码来在每一时隙期间内选择所述多个时隙配置参数组中的一者，并传送所述已选择的所述时隙配置参数组至所述芯片速率处理单元。

9.如权利要求1所述的时分-同步码分多址装置，其特征在于，用来储存所述序列的所述多个时隙配置组识别码的所述储存器包括一先进先出队列。

10.如权利要求1所述的时分-同步码分多址装置，其特征在于，更包括一数据处理器，用以执行软件处理以将所述多个时隙配置参数组写入至所述多个寄存器群组，并使被写入至所述储存器的所述多个时隙配置组识别码来控制由所述芯片速率处理单元所执行的所述数据流处理。

11.一种时分-同步码分多址装置，其特征在于，所述装置包括：

一第一储存器，用以储存至少两时隙配置参数组；

一第二储存器，用以储存一序列的多个识别码，每一所述识别码对应所述多个时隙配置参数组的一者；

一特殊目的数据处理器，用以处理一数据流，其中，所述特殊目的数据处理器根据与所述序列的所述多个识别码对应的所述多个时隙配置参数组，在不同的时间期间内做不同的配置；以及

一一般目的数据处理器，用以将所述多个时隙配置参数组写入至所述第一储存器且将所述序列的所述多个识别码写入至所述第二储存器，以控制由所述特殊目的数据处理器所执行的所述数据流的处理。

12.如权利要求11所述的时分-同步码分多址装置，其特征在于，所述特殊目的数据处理器包括一上行链路芯片速率处理器。

13.如权利要求11所述的时分-同步码分多址装置，其特征在于，所述第一储存器包括多个寄存器群组，所述多个寄存器群组由所述特殊目的处理器透过一多任务器来存取，且每一所述寄存器群组储存所述多个时隙配置参数组的一者。

14.如权利要求11所述的时分-同步码分多址装置，其特征在于，所述第一储存器在一脉冲周期内由所述特殊目的数据处理器来存取。

15.如权利要求11所述的时分-同步码分多址装置，其特征在于，所述第二储存器包括一先进先出队列。

16.如权利要求11所述的时分-同步码分多址装置，其特征在于，在所述序列的所述多个识别码中的每一识别码对应一序列的多个时隙中的一者，且通过在所述序列的所述多个识别码中包括同一识别码多次，使得不同的所述多个时隙重复使用相同的所述时隙配置参数组。

17.如权利要求11所述的时分-同步码分多址装置，其特征在于，每一所述时隙配置参数组包括加扰编码、扩频编码、加扰系数以及功率控制信息中至少一者。

18.一种时分-同步码分多址方法，其特征在于，所述方法包括：

将至少两时隙配置参数组写入至少两寄存器群组，每一时隙配置参数组具有关于在一时隙期间内数据被一芯片速率处理单元处理的信息；

将一序列的多个识别码写入一储存器，其中，每一所述识别码与所述多个寄存器群组的一者相关；以及

在多个时隙中的每一者内，根据所述序列的所述多个识别码来选择储存在一寄存器群组内的一时隙配置参数组，并根据已选择的所述时隙配置参数组来配置所述芯片速率处理单元，以及使用所述芯片速率处理单元来处理数据。

19.如权利要求18所述的时分-同步码分多址方法，其特征在于，写入所述至少两时隙配置参数组的步骤包括写入5个时隙配置参数组，以配置所述芯片速率处理器来处理一次帧的5个上行链路时隙。

20.如权利要求18所述的时分-同步码分多址方法，其特征在于，使用所述芯片速率处理单元来处理数据的步骤包括对来自多个物理信道的数据执行扩频、加扰及组合中至少的一者，以准备上行链路传输的数据。

21.如权利要求18所述的时分-同步码分多址方法，其特征在于，所述芯片速率处理单元顺从码分多址标准、宽带码分多址标准、以及时分-同步码分多址标准中至少一者。

22.如权利要求18所述的时分-同步码分多址方法，其特征在于，更包括多路传输所述多个时隙配置参数组，以选择所述多个时隙配置参数组中的一者来配置所述芯片速率处理单元。

23.如权利要求18所述的时分-同步码分多址方法，其特征在于，更包括在一数据处理器内执行软件，以指明所述多个时隙配置参数组的何者写入至所述寄存器群组，并指明所述序列的所述多个识别码的何者写入至所述储存器。

24.如权利要求18所述的时分-同步码分多址方法，其特征在于，写入所述序列的所述多个识别码的步骤包括将所述序列的所述多个识别码写入一先进先出队列。

25.如权利要求18所述的时分-同步码分多址方法，其特征在于，更包括将多次具有同一识别码的所述序列的所述多个识别码写入至所述储存器，以重复使用储存在对应所述识别码的所述寄存器群组的所述时隙配置参数组，而不需将所述时隙配置参数组重新写入至所述寄存器群组。

26.如权利要求18所述的时分-同步码分多址方法，其特征在于，写入所述多个时隙配置参数组的步骤包括写入加扰编码、扩频编码、加扰系数、以及功率控制信息中至少一者。

27.一种时分-同步码分多址方法，其特征在于，所述时分-同步码分多址方法包括：

使用一特殊目的处理器来处理一数据流；以及

当所述特殊目的处理器在一时间内处理所述数据流时，使用一一般目的处理器来控制所述特殊目的处理器的配置，其中，所述特殊目的处理器在所述时间内处理所述数据流通过将两或多个配置参数组写入一第一储存器，将一序列的多个识别码写入至一第二储存器，其中，每一所述识别码与一配置参数组相关，以及根据在多个不同时间期间内不同的所述多个配置参数组来使所述特殊目的处理器做不同的配置，以及使用所述序列的所述多个识别码来决定不同的所述多个配置参数组所使用的一序列，以配置所述特殊目的处理器。

28.如权利要求27所述的时分-同步码分多址方法，其特征在于，所述特殊目的处理器包括一芯片速率处理器。

29.如权利要求27所述的时分-同步码分多址方法，其特征在于，将所述两或多个配置参数组写入所述第一储存器的步骤包括将所述两或多个配置参数组写入至两或多个寄存器群组，且每一所述寄存器群组储存一配置参数组。

30.如权利要求27所述的时分-同步码分多址方法，其特征在于，将所述序列的所述多个识别码写入至所述第二储存器的步骤包括将所述序列的所述多个识别码写入至一先进先出队列。

31.如权利要求27所述的时分-同步码分多址方法，其特征在于，每一所述配置参数组包括加扰编码、扩频编码、加扰系数以及功率控制信息中至少一者。

32.如权利要求27所述的时分-同步码分多址方法，其特征在于，所述一般目的处理器执行软件以决定所述多个配置参数组的何者写入至所述第一储存器，以及所述多个识别码的何者写入至所述第二储存器，以使能所述特殊目的处理器根据一电信协议来处理所述数据流。

33.如权利要求32所述的时分-同步码分多址方法，其特征在于，所述电信协议包括码分多址标准、宽带码分多址标准以及时分-同步码分多址标准中至少一者。

34.一种时分-同步码分多址装置，其特征在于，所述时分-同步码分多址装置包括：

用以将至少两时隙配置参数组写入至少两寄存器群组以及将一序列的多个识别码写入一储存器的装置，其中，每一所述时隙配置参数具有关于在一时隙期间内数据如何被一芯片速率处理单元处理的信息，且每一所述识别码与所述多个寄存器群组的一者相关；以及

在多个时隙中的每一者内，用以根据所述序列的所述多个识别码来选择储存在一寄存器群组内的一时隙配置参数组、并用以根据已选择的所述时隙配置参数组来配置所述芯片速率处理单元、以及使用所述芯片速率处理单元来处理数据的装置。

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