CN101453595A - 显示控制装置及其方法 - Google Patents

Abstract

一种显示控制装置及其方法，是利用切换频道时所造成的输出信号与输入信号间的相位误差及频率误差以提供显示器可接受的转换时间；同时，亦兼具了数据流传送平衡的目的。

Description

显示控制装置及其方法

技术领域

本发明是有关于一种数字显示装置，特别是关于一种数字电视显示装置。

背景技术

在现今的生活中，显示控制技术已然成为日常生活中不可或缺的一环。伴随着科技的进步及媒体的开放，使得显示装置(例如：电视)所接收的频道也越来越多元化。

目前数字显示控制的已知技术有二，第一种是图框率转换(Frame Rateconvert)，亦即利用图框缓冲器(Frame buffer)来暂存所接收到的至少一图框的数据，经过处理后再予以拨放。所以，输出图像信号的时序控制(Timingcontrol)即可以完全与输入图像信号无关；但芯片面积会因大容量的图框缓冲器而增加，因而增加成本。第二种是图框同步(Frame Synchronization)，亦即利用线缓冲器(Line buffer)来暂存少于一个图框的数据，经过处理后再予以拨放；由于暂存的图像数据小于一图框，所以必须维持输入图框和输出图框的速率(frame rate)维持在特定的关系下才不会导致线缓冲器发生上溢(overflow)或下溢(underflow)的现象，故输出图像信号的时序须与输入图像信号的时序有特定的关系。为使输出图像信号与输入图像信号的图框的速率(frame rate)有特定的关系，通常，会依据输入垂直同步信号(Input VerticalSynchronization，IVS)来会启动显示垂直同步信号(Display VerticalSynchronization，DVS)；一已知作法，会依据该输入垂直同步信号IVS来将重置(Reset)该显示垂直同步信号DVS后再重新输出该显示垂直同步信号DVS。

当碰到切换频道时，由于二频道的视频信号的时序彼此无关，即二频道的输入垂直同步信号(IVS)的频率和相位极可能不同，请参阅图1的频道1的IVS信号以及频道2的IVS信号不同步。又由于已知的图框同步技术须依据该输入垂直同步信号IVS来将重置(Reset)该显示垂直同步信号DVS后。请参阅图1，当在切换频道时，可能导致该显示垂直同步信号DVS的时序如图1所示，此现象将导致面板(panel)会因该显示垂直同步信号DVS的格式(即，图框的时序)不符合该面板(panel)的时序要求而导致无法正常显像。

因此，亟需一种新颖的发明以解决上述的问题。

发明内容

本发明的目的之一，在于提供一种显示控制装置及其方法，以解决上述的问题。

本发明的目的之一，在于提供一种显示控制装置及其方法，对于未来电视信号来源规格朝向多元的趋势而提出一应对之道。

本发明的一种显示控制装置包含第一测量电路、第二测量电路、判断电路、时序产生器及时钟产生器。该显示控制装置利用切换频道时所造成的输出信号与输入信号间的相位误差及频率误差提供显示器可接受的转换时间；同时，亦兼具了数据流传送平衡的目的。

本发明提供了一种显示控制装置，包含：第一测量电路，用以接收输入图像信号的多个输出时序信号的至少一个，并用以检测该多个输出时序信号的至少一个的频率以输出输入时序信息；第二测量电路，用以接收该多个输入时序信号的至少一个以及一输出图像信号的至少一输出时序信号，并用以检测该多个输入时序信号的至少一个与该至少一输出时序信号的相位差，以输出相位差信号；判断电路，耦接该第一与该第二测量单元，用以依据该输入时序信息以及该相位差信号以输出时序控制信号以及时钟控制信号；时钟产生器，耦接该判断电路，用以依据该时钟控制信号以输出输出时钟信号；以及时序产生器，耦接该判断电路，用以依据该时序控制信号以输出多个输出时序信号。

本发明还提供了一种显示控制方法，包含：接收输入图像信号；检测该输入图像信号的多个输出时序信号的至少一个的频率以输出输入时序信息；检测该多个输入时序信号的至少一个与一输出图像信号的多个输出时序信号的至少一个的相位差，以输出相位差信号；依据该输入时序信息以及该相位差信号以输出时序控制信号以及时钟控制信号；依据该时钟控制信号以产生该输出图像信号的输出时钟信号；以及依据该时序控制信号以产生该输出图像信号的该多个输出时序信号。

通过上述的说明，无论频道是采用何种频率及相位周期，于频道切换时，皆可平顺地将画面给切换过去，而这也避免了因部分数据流无法在显示器上显示出来而造成的数据漏失的现象。换言之，上述的问题皆可通过本发明而得到大幅地改善。于此，可见本发明不啻为一新颖的发明。

附图说明

图1为已知技术的频道切换信号同步时序图；

图2为本发明的显示控制装置的方块图；

图3是绘示根据本发明的显示控制装置及其方法的相位补偿时序图；

图4为本发明的显示控制方法的流程图；

图5为本发明的显示控制装置中的时钟产生器的一实施例的功能方块图；以及

图6为本发明的装置中的时钟产生器的线性切频示意图。

[主要元件标号说明]

200    本发明的显示控制装置的方块图

201    第一测量电路       202         判断电路

203    第二测量电路       204         时序产生器

205    时钟产生器

500    时钟产生器

501    同步器             502         锁相回路

503    相位吞噬器         504         三角积分调制器

505    除频器

具体实施方式

在通篇说明书及所述的请求项当中所提及的「包含」为开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」一词在此是包含任何直接及间接的电气连接手段。

图2为本发明的显示控制装置的功能方块图。如图2所示，该显示控制装置200包含第一测量电路201、判断电路202、第二测量电路203、时序产生器204及时钟产生器205。

该第一测量电路201用来检测输入垂直同步信号IVS的频率。第二测量单元203用来检测显示垂直同步信号DVS与该输入垂直同步信号IVS的相位差。该判断电路202依据该IVS的频率信息以及IVS与DVS的相位差信息以产生第一控制信号及第二控制信号，其中，该第一控制信号用以指示显示时钟的设定，该第二控制信号用以指示显示时序的设定。该判断电路202可由查表(look up table，LUT)或是由硬件语言产生的逻辑电路来实现。该时钟产生器205依据该第一控制信号的设定以产生适当的显示时钟信号(DisplayClock，DCLK)。通常，该时钟产生器205可由锁相回路来完成。该时序产生器204用以接收该第二控制信号(通常包括：水平线的数目、水平线的像素的数目、重置信号)以及该显示时钟信号DCLK，以产生显示垂直同步信号DVS、显示水平同步信号(Display Horizontal Synchronization，DHS)、显示致能信号(Display Enable，DEN)。通常，该时序产生器204可由像素计数器(pixelcounter)以及线计数器(line counter)来完成，其中该像素计数器依据该显示时钟信号DCLK来计数该水平线的像素的个数，当该像素计数器的计数值到达该水平线的像素的数目，则输出该显示水平同步信号DHS；该线计数器依据该显示水平同步信号DHS来计数该水平线的个数，当该线计数器的计数值到达该显示图框的水平线的数目，则输出该显示垂直同步信号DVS。

另一较佳实施例，该第一测量电路201还可测量出输入水平同步信号(Input Horizontal Synchronization，IHS)、以及输入致能信号(InputEnable，IEN)的频率信息，以利该判断电路202产生作出更精确的控制信号。同理，该第二测量电路203还可测量出IHS/DHS以及IEN/DEN的相位差信息，以利该判断电路202产生作出更精确的控制信号。

另一较佳实施例，该第一测量电路201可测量出IVS、HIS、IEN、DVS、DHS、DEN的频率信息，以利该判断电路202产生作出更精确的控制信号。

由于垂直同步信号与水平同步信号有其关系存在。故，该第一测量电路201可只测量输入水平同步信号(Input Horizontal Synchronization，IHS)的频率信息来取代IVS的频率信息；该第二测量电路203可只测量IHS/DHS的相位差来取代IVS/DVS的相位差。

图3是绘示根据本发明的显示控制装置在频道切换后的时序图。一刚开始，该第二测量单元203会测量出IVS与DVS的相位的差异量来供给该判断电路202。该判断电路202依据IVS与DVS的相位的差异量来进行判断及设定该显示时钟与该显示时序的修正量，诸如：线数目(Line number)、像素数目(pixel number)及时钟频率(clock frequency)...等。如此反复地调整及补偿，将逐渐地对输入端垂直同步信号(IVS)与输出端垂直同步信号(DVS)间的相位误差进行调整与修正至系统可接受的范围内。请参阅图4。图4为本发明的显示控制方法的流程图。

当然，修正后相关的显示时序仍须符合该面板的要求，即修正期间的每个的新的显示时序仍须为面板所许可，一实施方式：为对于信号间的频率误差的调整及修正，是采用渐进式的线性切频的概念来达成。

请参阅图5。图5为本发明的显示控制中的时钟产生器205的一实施例的方块图。该时钟产生器205还包含同步器501(Re-Synchronizer)、锁相回路502(PLL)、相位吞噬器503(Phase swallower)、三角积分调制器504(sigmadelta modulator)及除频器505(divider)。该同步器501可由触发器来实现，其余电路元件为本领域所熟悉，在此省略其描述。利用该同步器501、该三角积分调制器504及具相位吞噬技术的锁相回路来使得该显示时钟信号DCLK的频率可渐进式的递增或是递减，因此，即可藉此来调整该第一控制信号的变动大小以控制该锁相回路502采用渐进的频率转换方式，以避免接收端因频率转换过剧而产生过大的抖动(jitter)现象，进而导致线性切频失败的现象。如此一来，即可在切换不同频道时，能平顺地将图框率给切换过去，这就是线性切频的概念。请参阅图6；图6为本发明的时钟产生器205的频率变化图。

本领域技术人员当可通过上述的描述而得知此方法的其它细部特征，故在此不再赘述。

惟以上所述者，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，举凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。

Claims (14)

1.一种显示控制装置，包含：

第一测量电路，用以接收输入图像信号的多个输出时序信号的至少一个，并用以检测该多个输出时序信号的至少一个的频率以输出输入时序信息；

第二测量电路，用以接收该多个输入时序信号的至少一个以及一输出图像信号的至少一输出时序信号，并用以检测该多个输入时序信号的至少一个与该至少一输出时序信号的相位差，以输出相位差信号；

判断电路，耦接该第一与该第二测量单元，用以依据该输入时序信息以及该相位差信号以输出时序控制信号以及时钟控制信号；

时钟产生器，耦接该判断电路，用以依据该时钟控制信号以输出输出时钟信号；以及

时序产生器，耦接该判断电路，用以依据该时序控制信号以输出多个输出时序信号。

2.根据权利要求1所述的显示控制装置，其中该多个输出时序信号包括显示垂直同步信号、显示水平同步信号、显示致能信号。

3.根据权利要求1所述的显示控制装置，其中该多个输入时序信号包括输入垂直同步信号、输入水平同步信号、输入致能信号。

4.根据权利要求1所述的显示控制装置，其中该判断电路为查表电路。

5.根据权利要求1所述的显示控制装置，其中时序控制信号包括水平线的像素数量以及水平线数量。

6.根据权利要求5所述的显示控制装置，其中该时序产生器包括：

像素计数器，依据该水平线的该像素数量用以计数该输出时钟信号以输出显示水平同步信号；以及

线计数器，耦接该像素计数器，依据该水平线数量用以计数该显示水平同步信号以输出显示垂直同步信号。

7.根据权利要求1所述的显示控制装置，其中该时钟产生器包括：

锁相回路，用以依据参考时钟以及反馈信号以产生多个不同相位时钟信号，其中，该多个不同相位时钟信号的其中之一为该输出时钟信号；

相位吞噬器，接收该多个不同相位时钟信号，用以依据调制信号对该多个不同相位时钟信号进行相位吞噬，并产生该反馈信号；以及

三角积分调制器，用以依据该时钟控制信号以输出该调制信号。

8.根据权利要求7所述的显示控制装置，其中该时钟产生器还包括：

除频器，用以对该反馈信号进行除频以产生除频信号；以及

同步器，依据该除频信号对该时钟控制信号进行同步处理。

9.一种显示控制方法，包含：

接收输入图像信号；

检测该输入图像信号的多个输出时序信号的至少一个的频率以输出输入时序信息；

检测该多个输入时序信号的至少一个与一输出图像信号的多个输出时序信号的至少一个的相位差，以输出相位差信号；

依据该输入时序信息以及该相位差信号以输出时序控制信号以及时钟控制信号；

依据该时钟控制信号以产生该输出图像信号的输出时钟信号；以及

依据该时序控制信号以产生该输出图像信号的该多个输出时序信号。

10.根据权利要求9所述的显示控制方法，其中该多个输出时序信号包括显示垂直同步信号、显示水平同步信号、显示致能信号，其中该多个输入时序信号包括输入垂直同步信号、输入水平同步信号、输入致能信号。

11.根据权利要求9所述的显示控制方法，还包括：

检测该输出图像信号的多个输出时序信号的至少一个的频率以输出输出时序信号；

其中，依据该输入时序信息、输出时序信号以及该相位差信号以输出该时序控制信号以及该时钟控制信号。

12.根据权利要求9所述的显示控制方法，其中，是通过查表方式以产生该时序控制信号以及该时钟控制信号。

13.根据权利要求9所述的显示控制方法，其中时序控制信号包括水平线的像素数量以及水平线数量。

14.根据权利要求9所述的显示控制方法，其中产生该多个输出时序信号的步骤还包括：

依据该水平线的该像素数量用以计数该输出时钟信号以输出显示水平同步信号；以及

依据该水平线数量用以计数该显示水平同步信号以输出显示垂直同步信号。

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