CN101446820A - 运动控制器数据通讯及其中断调度的方法和装置 - Google Patents
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Abstract
本发明公开了一种运动控制器数据通讯及其中断调度的方法和装置。装置通过采用可编程逻辑器件(CPLD)内部嵌入式阵列块(EAB)所包含的随机存贮器单元(RAM)构建一种双端口RAM结构实现多CPU之间数据通信。利用CPLD内部逻辑单元设计一种中断同步机制来实现多CPU之间的通讯协调。通过系统中断信号的触发和清除，运动控制器的多CPU可以实现对RAM特定单元地址的读/写，使多CPU系统的通讯数据传送按照其使用节拍来传递，不受CPU扫描周期的影响。这样不但使数据通信的可靠性大大提高，也节省了CPU查询的时间。避免了中断的重复响应或丢失现象，增加了高速运动控制系统的安全性、可靠性和稳定性。
Description
技术领域
本发明属于机械设备的数控技术领域，具体涉及一种运动控制器的数据通讯及其中断调度方法及装置。
背景技术
运动控制器中通常采用多个CPU实现不同功能的数据处理，这样能够充分发挥各种不同CPU功能和操作系统的优势，以解决运动控制中的不同任务特点与需求。
但在设计一个复杂的控制系统时，CPU需要对大量事务进行处理，同时需要对同一个或者一批数据进行不同的处理，CPU之间数据的快速实时交换是决定控制系统是否满足要求的关键和核心，尤其在实际应用环境中存在大量不确定的突发事件，而且必须对这些事件进行了实时处理，通过一般定时查询的方法来处理无论在效率上，还是在数据通信的可靠性上都是很低的，对于一些要求实时性和非实时性共存的大规模软件设计，CPU之间的数据交换和协调直接决定系统的性能，甚至决定系统的成败。
在设计运动控制器采用多CPU系统中，虽然采用双端口RAM或先进先出存储器(FIFO)缓冲等手段，使通信的时序要求得到了很大程度上的缓解，但仍存在数据竞争的问题，如双端口RAM正在对某地址单元进行写操作时，另一端口要读取同一单元则读取的数据是不可靠的。另外，多个CPU的运行速度往往不同，若读写的时序、节拍安排不当，则很可能造成读取的一部分数据是本周期写入的，而另一部分则是上个周期写入的，而这种错误现象往往是随机发生的，给系统的调试和性能测试造成了很大麻烦。造成运动控制系统安全隐患，影响控制系统的安全性、稳定性和可靠性。
发明内容
本发明的目的在于提供一种解决高速运动控制器中多CPU通讯实时性和可靠性问题，可以避免运动控制器中多CPU可能出现的数据竞争及读写混乱问题的运动控制器的数据通讯及其中断调度方法及装置。
为达到上述目的，本发明的装置包括：包括第一CPU、第二CPU和可编程逻辑器件CPLD，该可编程逻辑器件CPLD包含第一地址比较器、第二地址比较器、第一地址计数器、第二地址计数器、双端口RAM、双端口RAM地址选择器和双端口RAM输出选择器；
所说的第一CPU的地址线与第一地址比较器相连，第一CPU的数据线与双端口RAM的数据输入端相连，第一地址比较器的输出端1S1和第一CPU的IOW信号进行逻辑或后，作为第一地址计数器装载端的输入信号，第一CPU通过写1S1地址来改变第一地址计数器的现行值，第一地址计数器的输出端与双端口RAM地址选择器的第一地址输入端相连，第一地址比较器的输出端1S2与双端口RAM地址选择器的选通输入端相连，同时，第一地址比较器的输出端1S2和第一CPU的IOW相或后作为双端口RAM的数据锁存端和第一地址计数器的加计数时钟端的输入信号，该信号的上升沿将第一CPU数据输出端的数据写入双端口RAM的数据输入端，并使第一地址计数器的内部计数值加一；连续向第一地址比较器的1S2端口写数据，第一CPU可访问双端口RAM的全部存储空间；
所说的第二CPU的地址线与第二地址比较器相连，双端口RAM的数据输出端与双端口RAM输出选择器的数据输入端相连，双端口RAM输出选择器的数据输出端与第二CPU的数据线相连，第二地址比较器的输出端2S1与第二CPU的写信号WR进行逻辑或后，作为第二地址计数器的装载端的输入信号，第二CPU通过写2S1地址改变第二地址计数器的现行值；第二地址计数器的地址计数输出端与双端口RAM地址选择器的第二地址输入端相连，第二地址比较器的输出端2S2和第二CPU的RD信号进行逻辑或后作为双端口RAM输出选择器的控制端和第二地址计数器时钟端的输入信号，当该信号为低电平时，双端口RAM4中的数据传送到数据总线上输入到第二CPU，同时，该信号的上升沿，使第二地址计数器的内部计数值加一，第二CPU连续读2S2端口，便可访问双端口RAM的全部存储空间。
本发明的CPLD还包含第一中断地址比较器、第二中断地址比较器、第一中断D触发器和第二中断D触发器，第一CPU的地址总线与第一中断地址比较器相连，第二CPU的地址总线与第二中断地址比较器相连，第一中断地址比较器的输出与第一CPU的写控制信号相或后作为第一中断D触发器的时钟输入端，第二中断地址比较器的输出与第二CPU的读控制信号相或后作为第一中断D触发器的消除端输入，第一中断D触发器的数据输入端接高电平，第一中断D触发器的数据输出端接第二CPU的中断请求信号，第二中断地址比较器的输出与第二CPU的写控制信号相或后作为第二中断D触发器的时钟输入端，第一中断地址比较器的输出与第一CPU的读控制信号相或后作为第二中断D触发器的消除端输入，第二中断D触发器的数据输入端接高电平，第二中断D触发器的数据输出端接第一CPU的中断请求信号。
本发明运动控制器的数据通讯及其中断调度方法，利用CPLD内部逻辑单元设计中断同步结构来实现多CPU中断调度，采用CPLD内部嵌入式阵列块EAB所包含的RAM构建双端串口RAM结构并依靠中断节拍来实现多CPU之间的数据通讯。
其中数据通讯方法采用CPLD内部嵌入式阵列块EAB中RAM单元构建双端口RAM，将双端口RAM分为两部分，一部分由第一CPU写，由第二CPU读，另一部分则是第二CPU写，由第一CPU读，第一CPU和第二CPU之间通过双端口RAM4实现数据通信，具体过程如下：
1)第一CPU写1S1地址，改变第一地址计数器的现行值，并有第一地址比较器的输出端1S2与双端口RAM地址选择器的选通端相连，双端口RAM地址选择器选择为第一地址计数器有效；
2)第一CPU写1S2地址，第一地址比较器的输出信号1S2和第一CPU的IOW逻辑或后将第一CPU输出的数据锁存，将数据写入双端口RAM，并使第一地址计数器的值加一；
3)第二CPU写2S1地址，改变第二地址计数器的现行值，由于第一CPU已完成写操作，双端口RAM地址选择器选择第二地址计数器有效，
4)第二CPU写2S2地址，第二地址比较器的2S2和第二CPU的RD进行逻辑或后使双端口RAM中的数据传送到数据总线上输入到第二CPU，实现双端口RAM的读操作，同时，该信号的上升沿，使第二地址计数器的值加一；
所说的CPLD的逻辑单元通过可编程方式实现的中断信号调度机制，其过程如下：
1)第一CPU将要通讯的数据写到双端口RAM中，然后写第一中断地址比较器的地址，第一中断D触发器触发，触发第二CPU的中断信号；
2)第二CPU响应中断，首先通过读第一中断地址比较器的地址，清除第一中断D触发器，并通过上述数据通讯方法读取数据完成一次数据通讯，第二CPU若选择写第二中断地址比较器的地址，第二中断D触发器触发，触发第一CPU的中断信号转到下一步骤，否则结束，只进行一次通信；
3)第一CPU响应中断，首先通过读第二中断地址比较器的地址，清除第二中断D触发器，并通过上述数据通讯方法读取数据完成一次数据通讯，第二CPU若选择写第二中断地址比较器的地址，第二中断D触发器触发，触发第一CPU的中断信号，转到步骤2)，保持持续通信状态，否则结束。
本发明采用CPLD的EAB中RAM单元构建双端口RAM作为CPU1和CPU2数据通信存储区域；利用CPLD的内部逻辑单元设计实现一种中断调度机制，实现系统中断信号的自动触发和清除；利用上述的数据通信存储区域和中断调度方法实现多CPU对数据通信区域的读/写。使多CPU之间的通讯数据传送按照其使用节拍来传递，不受CPU扫描周期的影响，这样不但使数据通信的可靠性大大提高，提高了系统效率。
附图说明
图1是本发明的多CPU之间数据通讯原理图；
图2是本发明的多CPU之间中断信号触发原理图；
图3是本发明的多CPU之间中断调度及操作时序框图，其中图3a是互相触发模式下操作时序图，图3b是定时触发模式下操作时序图。
以下结合附图对本发明作进一步的详细说明。
具体实施方式
如图1所示。CPLD作为CPU1(1)和CPU2(5)数据通信的中间桥梁，内部由第一、二地址比较器(2)、(6)、第一、二地址计数器(3)、(7)、双端口RAM(4)、双端口RAM输出选择器(8)和双端口RAM地址选择器(9)组成。当CPU1(1)向双端口RAM(4)读写数据时，CPU1(1)的地址信号与第一地址比较器(2)比较，可产生两个输出信号1S1和1S2。当CPU1(1)的操作地址为1S1时，输出信号1S1为低电平，选通第一地址计数器(3)的装载(LOAD)端，CPU1(1)通过写1S1地址来改变第一地址计数器(3)的现行值，进而实现对双端口RAM(4)的随机读写。当CPU1的操作地址为1S2时，输出信号1S2为低电平，双端口RAM地址选择器(9)选择设为第一地址计数器(3)有效，同时，1S2和IOW相或后作为双端口RAM(4)的数据锁存信号WE和第一地址计数器(3)的时钟输入CLK的输入，利用该信号的上升沿将CPU1输出的数据锁存，将数据写入双端口RAM(4)，并使第一地址计数器(3)的值加一，以便下一次写操作。这样，只要连续向1S2端口写数据，便可访问双端口RAM(4)的全部存储单元。
同样，当CPU2(5)的操作地址为2S1时，第二地址比较器(6)的输出信号2S1为低电平，选通第二地址计数器(7)的装载(LOAD)端，CPU2(5)通过写2S1地址来改变第二地址计数器(7)的现行值，进而实现双端口RAM(4)的随机读写。当CPU2(5)的操作地址为2S2时，输出信号2S2为低电平，将双端口RAM地址选择器(9)选择为第二地址计数器(7)有效，2S2和RD进行逻辑或后，作为双端口RAM(4)的输出允许和第二地址计数器(7)的时钟输入，当该信号为低电平时，将双端口RAM(4)中的数据传送到数据总线上，输入到CPU2(5)，实现双端口RAM(4)的读操作。同时，该信号的上升沿，使第二地址计数器(7)的值加一，以便下次读操作。这样，只要连续读2S2端口，便可访问实现双端口全部存储空间。
参见图2，为避免双端口RAM(4)的读写冲突，利用CPU1(1)和CPU2(5)的中断功能，来安排数据的读写节拍，进而实现数据实时可靠传递并实现中断信号的触发和自动清除。CPLD内部包含第一中断地址比较器(10)、第二中断地址比较器(11)、第一中断D触发器(12)、第二中断D触发器(13)。CPU1(1)的地址总线与第一中断地址比较器(10)相连，CPU2(2)的地址总线与第二中断地址比较器(11)相连。第一中断地址比较器(10)的输出与CPU1的写控制信号相或后作为第一中断D触发器(12)的时钟输入端，第二中断地址比较器(11)的输出与CPU2(2)的读控制信号相或后作为第一中断D触发器(12)的消除端输入。第一中断D触发器(12)的数据输入端接高电平，第一中断D触发器(12)的数据输出端接CPU2的中断请求信号。第二中断地址比较器(11)的输出与CPU2的写控制信号相或后作为第二中断D触发器(13)的时钟输入端，第一中断地址比较器(10)的输出与CPU1(1)的读控制信号相或后作为第二中断D触发器(13)的消除端输入。第二中断D触发器(13)的数据输入端接高电平，第二中断D触发器(13)的数据输出端接CPU1的中断请求信号。
当CPU1(1)对第一中断地址比较器(10)进行写操作时，通过第一中断地址比较器(10)，自动触发CPU2(5)的中断信号，通知CPU2(5)读取数据；当CPU2(5)读取数据完成后，通过第二中断地址比较器(11)进行读操作时，来清除中断信号，以便下次通信传输。
同样，CPU2(5)对第一中断地址比较器(10)进行写操作时的读、写操作，也可自动触发、清除CPU1(1)的中断请求信号，进而实现通信数据的安全、及时的读写操作。
虽然采用双端口RAM(4)和中断同步机制，大大降低了通信的时序要求，但并不是说对这些单元可任意读写。在遵循一定的读写顺序的基础上，才可达到可靠性。中断系统的调度及操作时序如图3所示。
参见图3a，当系统起动后，第一CPU及第二CPU首先进行初始化。第二CPU启动后，就直接进行中断等待状态，等待数据通讯。第一CPU初始化后，先将要通讯的数据写入双端口RAM，并启动第二CPU的中断，然后自身进入中断等待状态，等待第二CPU处理完通讯数据后对触发其中断。当第二CPU的中断被触发后，第二CPU立即响应中断，并读取本次通讯数据，接着将新的通信数据写入双端口RAM中，并触发第一CPU的中断，然后中断程序结束并返回。当第一CPU中断信号被触发后，第一CPU响应中断，读取通讯数据，并向双端口RAM写入新的通讯数据，然后再一次触发第二CPU的中断，中断程序结束并返回。这样就了完成一次CPU之间的数据交互。通过相互触发对方中断信号的方式，第一CPU和第二CPU之间便可进行有序、不间断和可靠的数据通信。
参见图3b，在很多场合，通信数据需要定时传送。可利用CPU内部的定时功能，来实现第一CPU和第二CPU之间的定时数据通信。当系统起动后，第一CPU及第二CPU首先进行初始化。第二CPU启动后，直接进行中断等待状态，等待通讯数据。第一CPU启动后，先将要通讯的数据写入双端口RAM，然后启动第二CPU的中断，自身进入中断等待状态，等待第二CPU处理完通讯数据后再触发其中断。当第二CPU的中断被触发后，第二CPU立即响应中断。第二CPU读取完数据后，并不马上向双端口RAM写入通讯数据而是退出本次中断，等待第二CPU内部的定时器产生定时中断，由定时中断程序写入通信数据。当第二CPU的定时中断产生后，第二CPU在定时中断程序中向双端口RAM(4)写数据，进而触发第一CPU中断，然后中断程序结束退出。当第一CPU中断被触发后，第一CPU立即响应中断，先读取双端口RAM的数据，再向双端口RAM写入新的通讯数据，再一次触发第二CPU中断，第一CPU中断程序结束返回。本次通信结束，完成一次数据通讯过程。这样通过定时的方式也可以完成通讯数据的交换过程。
Claims (4)
1、一种运动控制器的数据通讯及其中断调度装置，其特征在于：包括第一CPU(1)、第二CPU(5)和可编程逻辑器件CPLD，该可编程逻辑器件CPLD包含第一地址比较器(2)、第二地址比较器(6)、第一地址计数器(3)、第二地址计数器(7)、双端口RAM(4)、双端口RAM地址选择器(8)和双端口RAM输出选择器(9)；
所说的第一CPU(1)的地址线与第一地址比较器(2)相连，第一CPU(1)的数据线与双端口RAM(4)的数据输入端相连，第一地址比较器(2)的输出端1S1和第一CPU(1)的IOW信号进行逻辑或后，作为第一地址计数器(3)装载端的输入信号，第一CPU(1)通过写1S1地址来改变第一地址计数器(3)的现行值，第一地址计数器(3)的输出端与双端口RAM地址选择器(9)的第一地址输入端相连，第一地址比较器(2)的输出端1S2与双端口RAM地址选择器(9)的选通输入端相连，同时，第一地址比较器(2)的输出端1S2和第一CPU(1)的IOW相或后作为双端口RAM(4)的数据锁存端和第一地址计数器(3)的加计数时钟端的输入信号，该信号的上升沿将第一CPU(1)数据输出端的数据写入双端口RAM(4)的数据输入端，并使第一地址计数器(3)的内部计数值加一；连续向第一地址比较器的1S2端口写数据，第一CPU(1)可访问双端口RAM(4)的全部存储空间；
所说的第二CPU(5)的地址线与第二地址比较器(6)相连，双端口RAM(4)的数据输出端与双端口RAM输出选择器(8)的数据输入端相连，双端口RAM输出选择器(8)的数据输出端与第二CPU(5)的数据线相连，第二地址比较器(6)的输出端2S1与第二CPU(5)的写信号WR进行逻辑或后，作为第二地址计数器(7)的装载端的输入信号，第二CPU(5)通过写2S1地址改变第二地址计数器(7)的现行值；第二地址计数器(7)的地址计数输出端与双端口RAM地址选择器(9)的第二地址输入端相连，第二地址比较器(6)的输出端2S2和第二CPU(5)的RD信号进行逻辑或后作为双端口RAM输出选择器(8)的控制端和第二地址计数器(7)时钟端的输入信号，当该信号为低电平时，双端口RAM(4)中的数据传送到数据总线上输入到第二CPU(5)，同时，该信号的上升沿，使第二地址计数器(7)的内部计数值加一，第二CPU(5)连续读2S2端口，便可访问双端口RAM的全部存储空间。
2、如权利要求1所述的运动控制器的数据通讯及其中断调度装置，其特征在于：所说的CPLD还包含第一中断地址比较器(10)、第二中断地址比较器(11)、第一中断D触发器(12)和第二中断D触发器(13)，第一CPU(1)的地址总线与第一中断地址比较器(10)相连，第二CPU(5)的地址总线与第二中断地址比较器(11)相连，第一中断地址比较器(10)的输出与第一CPU(1)的写控制信号相或后作为第一中断D触发器(12)的时钟输入端，第二中断地址比较器(11)的输出与第二CPU(5)的读控制信号相或后作为第一中断D触发器(12)的消除端输入，第一中断D触发器(12)的数据输入端接高电平，第一中断D触发器(12)的数据输出端接第二CPU(5)的中断请求信号，第二中断地址比较器(11)的输出与第二CPU(5)的写控制信号相或后作为第二中断D触发器(13)的时钟输入端，第一中断地址比较器(10)的输出与第一CPU(1)的读控制信号相或后作为第二中断D触发器(13)的消除端输入，第二中断D触发器(13)的数据输入端接高电平，第二中断D触发器(13)的数据输出端接第一CPU(1)的中断请求信号。
3、一种基于权利要求1所述的装置的运动控制器的数据通讯及其中断调度方法，其特征在于：利用CPLD内部逻辑单元设计中断同步结构来实现多CPU中断调度，采用CPLD内部嵌入式阵列块EAB所包含的RAM构建双端串口RAM结构并依靠中断节拍来实现多CPU之间的数据通讯。
4、根据权利要求3所述的运动控制器的数据通讯及其中断调度方法，其特征在于：其中数据通讯方法采用CPLD内部嵌入式阵列块EAB中RAM单元构建双端口RAM，将双端口RAM分为两部分，一部分由第一CPU(1)写，由第二CPU(5)读，另一部分则是第二CPU(5)写，由第一CPU(1)读，第一CPU1和第二CPU5之间通过双端口RAM4实现数据通信，具体过程如下：
1)第一CPU(1)写1S1地址，改变第一地址计数器(3)的现行值，并有第一地址比较器(2)的输出端1S2与双端口RAM地址选择器(9)的选通端相连，双端口RAM地址选择器(9)选择为第一地址计数器(3)有效；
2)第一CPU(1)写1S2地址，第一地址比较器(2)的输出信号1S2和第一CPU(1)的IOW逻辑或后将第一CPU(1)输出的数据锁存，将数据写入双端口RAM(4)，并使第一地址计数器(3)的值加一；
3)第二CPU(5)写2S1地址，改变第二地址计数器(7)的现行值，由于第一CPU(1)已完成写操作，双端口RAM地址选择器(9)选择第二地址计数器(7)有效；
4)第二CPU(5)写2S2地址，第二地址比较器(6)的2S2和第二CPU(5)的RD进行逻辑或后使双端口RAM(4)中的数据传送到数据总线上输入到第二CPU(5)，实现双端口RAM的读操作，同时，该信号的上升沿，使第二地址计数器(7)的值加一；
所说的CPLD的逻辑单元通过可编程方式实现的中断信号调度机制，其过程如下：
1)第一CPU(1)将要通讯的数据写到双端口RAM(4)中，然后写第一中断地址比较器(10)的地址，第一中断D触发器(12)触发，触发第二CPU(5)的中断信号；
2)第二CPU(5)响应中断，首先通过读第一中断地址比较器(10)的地址，清除第一中断D触发器(12)，并通过上述数据通讯方法读取数据完成一次数据通讯，第二CPU(5)若选择写第二中断地址比较器(11)的地址，第二中断D触发器(13)触发，触发第一CPU(1)的中断信号转到下一步骤，否则结束，只进行一次通信；
3)第一CPU(1)响应中断，首先通过读第二中断地址比较器(11)的地址，清除第二中断D触发器(13)，并通过上述数据通讯方法读取数据完成一次数据通讯，第二CPU(5)若选择写第二中断地址比较器(11)的地址，第二中断D触发器(13)触发，触发第一CPU(1)的中断信号，转到步骤2)，保持持续通信状态，否则结束。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101110 |