CN101390168B - 存储器装置及其操作方法 - Google Patents

存储器装置及其操作方法 Download PDF

Info

Publication number
CN101390168B
CN101390168B CN2007800061501A CN200780006150A CN101390168B CN 101390168 B CN101390168 B CN 101390168B CN 2007800061501 A CN2007800061501 A CN 2007800061501A CN 200780006150 A CN200780006150 A CN 200780006150A CN 101390168 B CN101390168 B CN 101390168B
Authority
CN
China
Prior art keywords
bit line
grid
coupled
vertical level
replaces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007800061501A
Other languages
English (en)
Other versions
CN101390168A (zh
Inventor
有留诚一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101390168A publication Critical patent/CN101390168A/zh
Application granted granted Critical
Publication of CN101390168B publication Critical patent/CN101390168B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供方法和设备。同时选择存储器装置的交替的位线对。每一位线对具有形成在第一垂直层级处的一个位线和形成在不同于所述第一垂直层级的第二垂直层级处的一个邻近位线。

Description

存储器装置及其操作方法
技术领域
本发明大体上涉及存储器装置，且特定来说本发明涉及位线耦合。
背景技术
通常在计算机中提供存储器装置以作为内部存储区域。术语存储器表示呈集成电路芯片形式的数据存储装置。一般来说，存储器装置含有用于存储数据的存储器单元阵列，以及耦合到存储器单元阵列以用于响应于外部地址而存取存储器单元阵列的行和列解码器电路。
一类存储器是称为快闪存储器的非易失性存储器。快闪存储器是可以区块为单位擦除和再编程的一类EEPROM(电可擦除可编程只读存储器)。许多现代个人计算机(PC)将其BIOS存储在快闪存储器芯片上，使得其可在必要时容易更新。此BIOS有时称为快闪BIOS。快闪存储器在无线电子装置中也是普遍的，因为其使制造商能够随着快闪存储器变为标准化而支持新的通信协议，并提供远程升级装置以获得增强特征的能力。
典型的快闪存储器包括存储器阵列，其包含大量以行和列方式布置的存储器单元。每一存储器单元包含能够保持电荷的浮动栅极场效应晶体管。单元通常分组为区块。区块中的每个单元可通过对浮动栅极充电而个别地进行电编程。可通过区块擦除操作从浮动栅极移除电荷。由浮动栅极上电荷的存在或不存在来确定单元中的数据。
NOR和NAND快闪存储器装置是两种常见类型的快闪存储器装置，如此称谓是因为每一单元布置成的基本存储器单元配置的逻辑形式。通常，对于NOR快闪存储器装置，阵列的一行的每个存储器单元的控制栅极连接到字选择线，且阵列的一列的每个存储器单元的漏极区连接到位线。用于NOR快闪存储器装置的存储器阵列由行解码器存取，行解码器通过选择耦合到其栅极的字选择线而启动一行浮动栅极存储器单元。选定存储器单元的行接着通过使不同的电流从耦合的源极线流动到耦合的列位线(取决于其编程状态)而将其数据值置于列位线上。
用于NAND快闪存储器装置的存储器单元阵列也经布置以使得阵列的一行的每个存储器单元的控制栅极连接到字选择线。然而，每个存储器单元并不通过其漏极区直接耦合到列位线。而是，阵列的存储器单元成串(常称为NAND串)布置在一起，通常每串32个存储器单元，其中存储器单元在源极线与列位线之间源极到漏极地串联耦合在一起。用于NAND快闪存储器装置的存储器阵列接着由行解码器存取，行解码器通过选择耦合到存储器单元的控制栅极的字选择线来启动一行存储器单元。另外，驱动耦合到每一串的未选定存储器单元的控制栅极的字选择线以将每一串的未选定存储器单元作为通过晶体管而操作，使得其以不受其所存储的数据值限制的方式通过电流。电流接着从源极线通过每一串联耦合的串流动到列位线，仅受到每一串的选定存储器单元限制。这将选定存储器单元的行的经电流编码数据值置于列位线上。
在常规编程和读取操作期间，选择交替的位线以减少位线到位线的交叉耦合效应。然而，具有位于不同垂直层级上的位线的存储器装置仍可能发生交叉耦合效应，因为缺少在这些配置中使用的屏蔽。
出于上述原因，且出于所属领域的技术人员在阅读和理解本说明书之后将明白的下文陈述的其它原因，此项技术中需要替代的位线选择和耦合方案。
发明内容
本发明解决关于常规编程和读取操作的上述问题以及其它问题，且将通过阅读和学习以下说明书而理解本发明。
对于一个实施例，本发明提供一种操作存储器装置的方法，其包含同时选择交替的位线对，其中每一位线对包括形成在第一垂直层级处的一个位线和形成在不同于所述第一垂直层级的第二垂直层级处的一个邻近位线。
对于另一实施例，本发明提供一种存储器装置，其具有耦合到多个位线的存储器单元阵列。第一位线通过第一选择栅极选择性地耦合到第一感测装置。所述第一位线形成在第一层级处。第二位线邻近于所述第一位线且通过第二选择栅极选择性地耦合到所述第一感测装置。所述第二位线形成在第二层级处。第三位线邻近于所述第二位线且通过第三选择栅极选择性地耦合到第二感测装置。所述第三位线形成在所述第一层级处。第四位线邻近于所述第三位线且通过第四选择栅极选择性地耦合到所述第二感测装置。所述第四位线形成在所述第二层级处。所述第一选择栅极的控制栅极耦合到所述第四选择栅极的控制栅极，且所述第二选择栅极的控制栅极耦合到所述第三选择栅极的控制栅极。
对于另一实施例，本发明提供一种存储器装置，其具有耦合到多个位线的存储器单元阵列。第一位线通过第一选择栅极选择性地耦合到第一感测装置。所述第一位线形成在第一层级处。第二位线邻近于所述第一位线且通过第二选择栅极选择性地耦合到第二感测装置。所述第二位线形成在第二层级处。第三位线邻近于所述第二位线且通过第三选择栅极选择性地耦合到所述第一感测装置。所述第三位线形成在所述第一层级处。第四位线邻近于所述第三位线且通过第四选择栅极选择性地耦合到所述第二感测装置。所述第四位线形成在所述第二层级处。所述第一选择栅极的控制栅极耦合到所述第二选择栅极的控制栅极，且所述第三选择栅极的控制栅极耦合到所述第一选择栅极的控制栅极。
本发明的进一步实施例包含具有变化范围的方法和设备。
附图说明
图1是根据本发明实施例的集成电路装置的框图说明。
图2是根据本发明另一实施例的NAND存储器阵列的示意图。
图3是根据本发明实施例从存储器阵列前进通过列存取电路到达I/O电路的数据路径的示意图。
图4说明根据本发明另一实施例的存储器装置的一部分。
图5是沿着图4的线5-5取得的存储器阵列的一部分的横截面图。
图6说明根据本发明另一实施例的存储器装置的一部分。
图7是根据本发明另一实施例的示范性存储器模块的说明。
具体实施方式
在本发明的以下具体实施方式中，参看形成本发明一部分的附图，其中通过说明而展示其中可实践本发明的特定实施例。图式中，相同标号在全部若干视图中描述大体上类似的组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。在不脱离本发明范围的情况下可利用其它实施例，且可做出结构、逻辑和电气改动。在适用时使用以下内容：以下描述中使用的术语晶片或衬底包含任何基底半导体结构。其两者应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的硅外延层，以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中参考晶片或衬底时，可能已利用先前的过程步骤来形成基底半导体结构中的区/结，且术语晶片或衬底包含含有此类区/结的下伏层。因此，以下具体实施方式不应理解为限制性意义，且本发明的范围仅由所附权利要求书及其等效物界定。
图1是根据本发明实施例的集成电路装置(例如，处理器、存储器装置102等)的框图说明。可将存储器装置102制造为半导体衬底上的半导体装置。存储器装置的实例包含NAND、NOR或NROM快闪存储器装置、动态随机存取存储器装置(DRAM)、静态随机存取存储器装置(SRAM)或类似物。
对于一个实施例，存储器装置102包含快闪存储器单元阵列104、地址解码器106、行存取电路108、列存取电路110、控制电路112、输入/输出(I/O)电路114以及地址缓冲器116。列存取电路110包含根据本发明实施例的多路复用电路。控制电路112适于执行本发明的操作。
存储器装置102可耦合到作为电子系统的部分的用于存储器存取的外部微处理器120或存储器控制器。存储器装置102经由控制链路122接收来自处理器120的控制信号。存储器单元用于存储经由数据(DQ)链路124存取的数据。经由地址链路126接收地址信号，在地址解码器106处将所述地址信号解码以存取存储器阵列104。地址缓冲器电路116锁存地址信号。响应于控制信号和地址信号而存取存储器单元。所属领域的技术人员将了解，可提供额外的电路和控制信号，且图1的存储器装置已经简化以帮助强调本发明。
存储器阵列104包含以行和列方式布置的存储器单元。对于一个实施例，每一存储器单元包含能够保持电荷的浮动栅极场效应晶体管。单元可分组为区块。可通过对浮动栅极充电而个别地对区块内的每一单元进行电编程。可通过区块擦除操作从浮动栅极移除电荷。存储器阵列104的列位线形成在不同的垂直层级处。
图2是根据本发明另一实施例的存储器阵列104的一部分的NAND存储器阵列200的示意图。如图2所示，存储器阵列200包含字线2021到202N以及交叉的位线2041到204M。对于一个实施例，位线202形成在不同的垂直层级处。为了便于数字环境中的寻址，字线202的数目和位线204的数目每一者是2的某个幂，例如256条字线202乘4096条位线204。
存储器阵列200包含NAND串2061到206M。每一NAND串包含浮动栅极晶体管2081到208N，其每一者定位在字线202与位线204的交叉处。浮动栅极晶体管208代表用于存储数据的非易失性存储器单元。每一NAND串206的浮动栅极晶体管208在源极选择线214与漏极选择线215之间源极到漏极地串联连接。源极选择线214包含位于NAND串206与源极选择线214之间的每个交叉处的源极选择栅极210，例如场效应晶体管(FET)，且漏极选择线215包含位于NAND串206与漏极选择线215之间的每个交叉处的漏极选择栅极212，例如场效应晶体管(FET)。以此方式，每一NAND串206的浮动栅极晶体管208连接在源极选择栅极210与漏极选择栅极212之间。
每一源极选择栅极210的源极连接到共同源极线216。每一源极选择栅极210的漏极连接到相应NAND串206的第一浮动栅极晶体管208的源极。举例来说，源极选择栅极2101的漏极连接到相应NAND串2061的浮动栅极晶体管2081的源极。每一源极选择栅极210包含控制栅极220。
每一漏极选择栅极212的漏极在漏极接点228处连接到用于相应NAND串的位线204。举例来说，漏极选择栅极2121的漏极在漏极接点2281处连接到用于相应NAND串2061的位线2041。每一漏极选择栅极212的源极连接到相应NAND串206的最后一浮动栅极晶体管208N的漏极。举例来说，漏极选择栅极2121的源极连接到相应NAND串2061的浮动栅极晶体管208N的漏极。
浮动栅极晶体管208的典型构造包含源极230和漏极232、浮动栅极234以及控制栅极236，如图2所示。浮动栅极晶体管208的控制栅极236耦合到字线202。存储器阵列200的一列包含NAND串206以及与其连接的源极和漏极选择栅极。一行浮动栅极晶体管208是共同耦合到给定字线202的那些晶体管。
图3是根据本发明实施例从存储器阵列前进通过列存取电路到达I/O电路的数据路径的示意图。因为存储器装置通常含有数百万(或数十亿)存储器单元，所以在将存储器单元耦合到存储器装置的DQ线时常见的是具有多个层级的多路复用。
如图3所示，作为存储器阵列200的部分的目标存储器单元208通过其相关联位线204，连同来自许多其它存储器单元(图3未图示)的位线204一起选择性地耦合到第一多路复用器302。作为一个实例，对于图2描绘的类型的存储器阵列200，目标存储器单元208可能在启动其字线202和相关联的漏极选择栅极(图3未图示)时选择性地耦合到第一多路复用器302。第一多路复用器302可经配置以响应于地址解码器(图3未图示)而选择每两个或两个以上位线中的一者，并将其耦合到输出304。第一多路复用器302根据本发明的实施例来配置。将明白，例如NOR配置的其它存储器阵列配置也适合与本发明一起使用。
将输出304提供到感测与锁存电路306。感测与锁存电路306感测目标存储器单元208的数据值并在其输出308上提供指示其数据值的信号。感测与锁存电路306的输出308接着连同来自其它感测装置(图3未图示)的其它输出308一起提供到列解码电路310。列解码电路310经配置以响应于地址解码器(图3未图示)而选择多个输出308中的一者并将其耦合到输出锁存器312以将数据信号置于存储器装置的节点314(例如，DQ线)上。请注意，数据路径通常是双向的，且输出锁存器312通常也在对存储器装置的写入操作期间接收来自节点314的数据值。数据路径常包含两个数据信号分支，即用于载运互补的逻辑电平。
图4说明根据本发明另一实施例的存储器装置(例如图1的存储器装置102)的一部分。对于一个实施例，图4的存储器阵列404可包含如下标L1表示的形成在存储器阵列404的第一垂直层级L1处的位线406L1，以及如下标L2表示的形成在存储器阵列404的第二垂直层级L2(不同于第一垂直层级L1)处的位线406L2。举例来说，第二垂直层级L2可上覆于第一垂直层级L1，如图5说明。
图5是沿着图4的线5-5截取的存储器阵列404的一部分的横截面图。由形成在半导体衬底400中的隔离区408分离的存储器单元列(图5未图示)垂直于图5而行进，其中源极和漏极区(图5未图示)形成在相对的末端处，一者在图5的平面上方且一者在图5的平面下方。接点(或通道塞柱)409将位线406耦合到漏极选择栅极(例如图2的漏极选择栅极212)的漏极区。请注意，图5可描绘NOR型存储器装置或NAND型存储器装置，其差别以存储器制造技术中很好理解的方式出现在列方向上。
位线406耦合到多路复用器410，多路复用器410选择性地耦合到感测装置420，如图4所示。多路复用器410包含若干行选择栅极412，例如场效应晶体管(FET)，其控制栅极413共同耦合到控制线411。位线406选择性地耦合到选择栅极412的源极/漏极区414。分别耦合到不同的控制线411且位于不同行中的一对连续选择栅极412的源极/漏极区416耦合在一起(或共用)以形成选择栅极对418。举例来说，分别耦合到控制线4112和4111的连续选择栅极4122，1和4121，1对的各自的源极/漏极区4161和4162耦合在一起以形成选择栅极对4181，分别耦合到控制线4111和4112的连续选择栅极4121，2和4122，2对的各自的源极/漏极区4163和4164耦合在一起以形成选择栅极对4182，等等。选择栅极对418以一一对应的关系耦合到感测装置420的感测电路422，如图4所示。
对于一个实施例，形成在第一垂直层级L1处的位线406和形成在第二垂直层级L2处的位线406分别耦合到选择栅极对418的每一对连续选择栅极412的源极漏极区414。举例来说，位线406L1，1和406L2，1分别耦合到选择栅极对4181的连续选择栅极4122，1和4121，1对的源极漏极区4141和4142，位线406L1，2和406L2，2分别耦合到选择栅极对4182的连续选择栅极4121，2和4122，2对的源极漏极区4143和4144，等等。请注意，选择栅极对4181的选择栅极4122，1和4121，1各自的源极/漏极区4161和4162耦合到感测电路4221，选择栅极对4182的选择栅极4121，2和4122，2各自的源极/漏极区4163和4164耦合到感测电路4222，等等。
进一步请注意，连续邻近的位线对425的连续邻近的位线406分别位于第一垂直层级L1和第二垂直层级L2。举例来说，位线对4251的连续邻近的位线406L1，1和406L2，1分别位于第一垂直层级L1和第二垂直层级L2处，位线对4252的连续邻近的位线406L1，2和406L2，2分别位于第一垂直层级L1和第二垂直层级L2处，等等。另外，连续邻近的位线对425的位线406在第一与第二垂直层级之间分别连续地交替，其中交替的位线406通过共同耦合到控制线411之一的选择栅极412而分别选择性地耦合到感测电路422。举例来说，位线对4251、4252、4253和4254各自的位线406L1，1、406L2，2、406L1，3和406L2，4分别通过共同耦合到控制线4112的选择栅极4122，1、4122，2、4122，3和4122，4分别选择性地耦合到感测电路4221、4222、4223和4224。位线对4251、4252、4253和4254各自的位线406L2，1、406L1，2、406L2，3和406L1，4分别耦合到共同耦合到控制线4111的选择栅极4121，1、4121，2、4121，3和4121，4。
在操作期间，一行选择栅极412响应于在用于所述行的控制线411上接收到的控制信号而启动。请注意，控制信号是从存储器装置的列存取电路(例如图1的存储器装置102的列存取电路110)而接收的。由列存取电路产生的控制信号响应于来自存储器装置的存储器控制电路(例如图1的存储器装置102的存储器控制电路112)的控制信号。
对一行选择栅极412的启动同时选择耦合到启动行的选择栅极的位线406。也就是说，从连续邻近的位线对425的每一者中选择一个位线406，其中连续邻近的位线对425的选定位线406分别位于不同的垂直层级处。换句话说，连续邻近的位线对425的选定位线406在第一与第二垂直层级之间分别连续地交替。举例来说，对共同耦合到控制线4112的选择栅极412行的启动选择位线对4251的位线406L1，1、位线对4252的位线406L2，2、位线对4253的位线406L1，3和位线对4254的位线406L2，4。请注意，如果控制线4111处于使与其耦合的控制栅极启动的逻辑电平，那么控制线4112处于使与其耦合的控制栅极无效的逻辑电平。
对选择栅极行的启动耦合来自连续邻近的位线对425的每一者的一个位线406，其中连续邻近的位线对425的选定位线406分别处于不同的垂直层级，到达感测电路422中的相应一者。也就是说，连续邻近的位线对425的选定位线406在第一与第二垂直层级之间分别连续地交替，且通过选择栅极412分别耦合到感测电路422。举例来说，位线对4251、4252、4253和4254各自的选定位线406L1，1、406L2，2、406L1，3和406L2，4分别通过选择栅极4122，1、4122，2、4122，3和4122，4分别选择性地耦合到感测电路4221、4222、4223和4224。
请注意，还可界定位线对430，如图4所示，其中位线对430介于位于第一垂直层级处的位线406(例如406L1，1)与位于第二垂直层级处的位线406(例如406L2，4)之间。每个位线对430包含连续邻近的位线406，其中每一位线对430的邻近的位线406分别位于第一垂直层级L1处和第二垂直层级L2处。而且，交替的位线对(或其间具有介入位线对430的两个位线对430)的各自邻近的位线406选择性地耦合到不同的感测电路422。举例来说，位线对4301包含分别通过选择栅极4121，1和4121，2分别选择性地耦合到感测电路4221和4222的邻近的位线406L2，1和406L1，2，且位线对4303包含分别通过选择栅极4121，3和4121，4分别选择性地耦合到感测电路4223和4224的邻近的位线406L2，3和406L1，4。而且，位线对4302包含分别通过选择栅极4122，2和4122，3分别选择性地耦合到感测电路4222和4223的邻近的位线406L2，2和406L1，3。请注意，交替的位线对430的位线406耦合到与共同选择线411耦合的选择栅极412。
对一行选择栅极412的启动同时选择耦合到启动行的选择栅极的交替的位线对430。对选择栅极行的启动将每一选定位线对430的各自邻近的位线406耦合到不同的感测电路422。举例来说，响应于接收到控制信号的控制线4111，位线对4301的邻近的位线406L2，1和406L1，2分别通过选择栅极4121，1和4121，2分别耦合到感测电路4221和4222，且位线对4303的邻近的位线406L2，3和406L1，4分别通过选择栅极4121，3和4121，4分别耦合到感测电路4223和4224。
图6说明根据本发明另一实施例的存储器装置(例如图1的存储器装置102)的一部分。共同的参考标号表示图4和图6的共同或类似的元件。分别耦合到不同控制线411且位于不同行中的一对交替选择栅极412的源极/漏极区416耦合在一起(或共用)以形成多路复用器610的选择栅极对618。举例来说，分别耦合到控制线4111和4112的交替选择栅极4121，1和4122，1对的各自的源极/漏极区4161和4163耦合在一起以形成选择栅极对6181，分别耦合到控制线4111和4112的交替选择栅极4121，2和4122，2对的各自的源极/漏极区4162和4164耦合在一起以形成选择栅极对6182，等等。选择栅极对618与感测装置420的感测电路422一一对应地耦合，如图6所示。
对于一个实施例，交替选择栅极对618的选择栅极412的源极漏极区414分别耦合到形成在垂直层级之一处的位线406，而剩余选择栅极对618的选择栅极412的源极漏极区414分别耦合到形成在垂直层级中另一者处的位线406。举例来说，选择栅极对6181和选择栅极对6183各自的源极/漏极区4141和4143以及源极/漏极区4145和4147分别耦合到第一垂直层级L1的位线406L1，1和406L1，2以及第一垂直层级L1的位线406L1，3和406L1，4。选择栅极对6182和选择栅极对6184各自的源极/漏极区4142和4144以及源极/漏极区4146和4148分别耦合到第二垂直层级L2的位线406L2，1和406L2，2以及第二垂直层级L2的位线406L2，3和406L2，4。
请注意，交替的位线对625耦合到单一行的选择栅极412，即共同耦合到选择线411的选择栅极。举例来说，交替的位线对6251和6253分别耦合到共同耦合到控制线4111的选择栅极4121，1和4121，2以及选择栅极4121，3和4121，4。剩余的位线对625耦合到另一单一行的选择栅极412，即耦合到共同耦合到不同选择线411的选择栅极。举例来说，位线对6252和6254分别耦合到共同耦合到控制线4112的选择栅极4122，1和4122，2以及选择栅极4122，3和4122，4。
请注意，每一位线对625包含连续邻近的位线406，其中每一位线对625的邻近位线406分别位于第一垂直层级L1处和第二垂直层级L2处，且其中每一位线对625的相应邻近的位线406选择性地耦合到不同的感测电路422。举例来说，位线对6251包含分别通过选择栅极4121，1和4121，2分别选择性地耦合到感测电路4221和4222的邻近的位线406L1，1和406L2，1，且位线对6253包含分别通过选择栅极4121，3和4121，4分别选择性地耦合到感测电路4223和4224的邻近的位线406L1，3和406L2，3。而且，位线对6252包含分别通过选择栅极4122，1和4122，2分别选择性地耦合到感测电路4221和4222的邻近的位线406L1，2和406L2，2，且位线对6254包含分别通过选择栅极4122，3和4122，4分别选择性地耦合到感测电路4223和4224的邻近的位线406L1，4和406L2，4。
对一行选择栅极412的启动同时选择耦合到启动行的选择栅极的交替的位线对625。对选择栅极行的启动将每一选定位线对625的各自邻近的位线406耦合到不同的感测电路422。举例来说，响应于接收到控制信号的控制线4111，位线对6251的邻近的位线406L1，1和406L2，1分别通过选择栅极4121，1和4121，2分别耦合到感测电路4221和4222，且位线对6253的邻近的位线406L1，3和406L2，3分别通过选择栅极4121，3和4121，4分别耦合到感测电路4223和4224。剩余的位线对625(例如，位线对6252和6254)未被选定。
当选择性地耦合到位线对6252和6254的行选择栅极414响应于接收到控制信号的控制线4112而启动时，位线对6252和6254被同时选定。举例来说，位线对6252的位线406L1，2和406L2，2在启动选择栅极4122，1和4122，2时分别被选定，所述选择栅极4122，1和4122，2将位线对6252的位线406L1，2和406L2，2分别耦合到感测电路4221和4222。位线对6254的位线406L1，4和406L2，4在启动选择栅极4122，3和4122，4时分别被选定，所述选择栅极4122，3和4122，4将位线对6254的位线406L1，4和406L2，4分别耦合到感测电路4223和4224。
图7是根据本发明另一实施例的示范性存储器模块700的说明。存储器模块700说明为存储器卡，但参考存储器模块700而论述的概念适用于其它类型的可移除或便携式存储器，例如USB快闪驱动器，且期望处于本文所使用的“存储器模块”的范围内。另外，尽管图7中描绘一个实例性形状因数，但这些概念同样适用于其它形状因数。
在一些实施例中，存储器模块700将包含外壳705(如所描绘)以封闭一个或一个以上存储器装置710，但此外壳对于所有装置或装置应用来说不是必要的。至少一个存储器装置710可为NAND、NOR或NROM快闪存储器装置、动态随机存取存储器装置(DRAM)、静态随机存取存储器装置(SRAM)或类似物，且可类似于图1的存储器装置102。所述至少一个存储器装置710的存储器阵列包含形成在不同垂直层级处的位线和根据本发明实施例的多路复用电路。在存在时，外壳705包含用于与主机装置连通的一个或一个以上接点715。主机装置的实例包含数码相机、数字记录和回放装置、PDA、个人计算机、存储器卡读取器、接口集线器和类似物。对于一些实施例，接点715呈标准化接口的形式。举例来说，就USB快闪驱动器来说，接点715可呈USB型A阳连接器的形式。对于一些实施例，接点715呈半专有接口的形式，其例如可在三迪斯科(Sandisk)公司注册的CompactFlashTM存储器卡、索尼(Sony)公司注册的MemoryStickTM存储器卡和东芝(Toshiba)公司注册的SD Secure DigitalTM存储器卡或类似物上找到。然而一般来说，接点715提供用于在存储器模块700与具有用于接点715的兼容接受器的主机之间传递控制、地址和/或数据信号的接口。
存储器模块700可视需要包含额外的电路720，其可以是一个或一个以上集成电路和/或离散组件。对于一些实施例，额外电路720可包含用于控制多个存储器装置710上的存取和/或用于提供外部主机与存储器装置710之间的翻译层的存储器控制器。举例来说，在多个接点715与到所述一个或一个以上存储器装置710的多个I/O连接之间可能没有一一对应的关系。因此，存储器控制器可选择性地耦合存储器装置710的I/O连接(图7未图示)，以在适当时间在适当I/O连接处接收适当信号，或在适当时间在适当接点715处提供适当信号。类似地，主机与存储器模块300之间的通信协议可能与存取存储器装置710所需的通信协议不同。存储器控制器接着可将从主机接收到的命令序列翻译为适当的命令序列以实现对存储器装置710的所需存取。此翻译除了命令序列以外可进一步包含信号电压电平的改变。
额外电路720可进一步包含与对存储器装置710的控制无关的功能性，例如可能由ASIC(专用集成电路)执行的逻辑功能。而且，额外电路720可包含用于限制对存储器模块700的读取或写入存取的电路，例如密码保护、寿命统计学或类似物。额外电路720可包含用于指示存储器模块700的状态的电路。举例来说，额外电路720可包含用于确定功率是否正供应到存储器模块700和存储器模块700当前是否正被存取以及显示其状态的指示的功能性，例如通电时的稳定光和被存取时的闪烁光。额外电路720可进一步包含无源装置，例如去耦电容器，以帮助调整存储器模块700内的功率要求。
结论
尽管本文已说明和描述了特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置可代替所示的特定实施例。所属领域的技术人员将明白对本发明的许多更改。因此，希望本申请案涵盖对本发明的任何修改或变化。明确希望本发明仅由所附权利要求书及其等效物限制。

Claims (18)

1.一种操作存储器装置的方法，其包括：
同时选择交替的位线对；
其中不选择所选定位线对之间的介入位线对；
其中每一位线对包括形成在第一垂直层级处的一个位线和形成在不同于所述第一垂直层级的第二垂直层级处的一个连续邻近位线；且
其中同时选择交替的位线对包括启动共同耦合到所述交替的位线对的每一位线的一行选择栅极。
2.根据权利要求1所述的方法，其中启动耦合到所述交替的位线对的每一位线的一行选择栅极是响应于在耦合到所述一行选择栅极的控制线处接收到信号。
3.根据权利要求1所述的方法，其中启动耦合到所述交替的位线对的每一位线的一行选择栅极通过启动的一行选择栅极中的相应选择栅极将所述交替的位线对同时耦合到感测装置。
4.根据权利要求3所述的方法，其中每一耦合的交替的位线对的形成在所述第一垂直层级处的所述一个位线和形成在所述第二垂直层级处的所述一个连续邻近位线通过所述启动的一行选择栅极中的所述相应选择栅极分别耦合到所述感测装置的感测电路。
5.根据权利要求3所述的方法，其中每一耦合的交替的位线对的形成在所述第一垂直层级处的所述一个位线和形成在所述第二垂直层级处的所述一个连续邻近位线通过耦合到共同控制线的所述一行选择栅极中的同时启动的选择栅极分别耦合到所述感测装置的感测电路。
6.根据权利要求5所述的方法，其中响应于所述共同控制线接收到信号而将所述交替的位线对同时耦合到所述感测装置。
7.根据权利要求3所述的方法，其中：
所述耦合的交替的位线对中的一对的形成在所述第一垂直层级处的所述一个位线通过所述一行选择栅极中启动的选择栅极而耦合到所述感测装置的感测电路；且
其中所述介入的位线对的形成在所述第二垂直层级处的第一未选定位线在启动另一行选择栅极中的选择栅极时选择性地耦合到所述感测电路。
8.根据权利要求7所述的方法，其中所述介入的位线对的形成在所述第二垂直层级处的所述第一未选定位线连续邻近于所述耦合的交替的位线对中的所述一对的形成在所述第一垂直层级处且通过所述一行选择栅极中的所述启动的选择栅极而耦合到所述感测电路的所述一个位线。
9.根据权利要求3所述的方法，其中：
所述耦合的交替的位线对中的一对的形成在所述第一垂直层级处的所述一个位线通过所述一行选择栅极中启动的选择栅极而耦合到所述感测装置的感测电路；且
所述介入的位线对的形成在所述第一垂直层级处的第一未选定位线在启动另一行选择栅极中的选择栅极时选择性地耦合到所述感测电路。
10.根据权利要求9所述的方法，其中所述介入的位线对的形成在所述第二垂直层级处的第二未选定位线介于所述介入的位线对的形成在所述第一垂直层级处的所述第一未选定位线与所述耦合的交替的位线对中的所述一对的形成在所述第一垂直层级处且通过所述一行选择栅极中的所述启动的选择栅极而耦合到所述感测电路的所述一个位线之间。
11.根据权利要求10所述的方法，其中：
所述感测电路是第一感测电路；
所述耦合的交替的位线对中的所述一对的形成在所述第二垂直层级处的所述连续邻近位线通过所述一行选择栅极中另一启动的选择栅极而耦合到第二感测电路；
且
所述介入的位线对的形成在所述第二垂直层级处的第二未选定位线在启动所述另一行选择栅极中的另一选择栅极时选择性地耦合到所述第二感测装置。
12.一种存储器装置，其包括：
一行选择栅极，其共同耦合到控制线；以及
交替的位线对，其耦合到共同耦合到所述控制线的所述一行选择栅极中的选择栅极，所述交替的位线对中的每一者包括形成在第一垂直层级处的第一位线和连续邻近于所述第一位线且形成在不同于所述第一垂直层级的第二垂直层级处的第二位线。
13.根据权利要求12所述的存储器装置，其中所述选择栅极将所述交替的位线对的所述第一和第二位线分别选择性地耦合到感测电路。
14.根据权利要求13所述的存储器装置，其中所述选择栅极是第一选择栅极，所述控制线是第一控制线，且进一步包括
介入的位线对，其位于具有处于所述第一垂直层级处的第一位线与处于所述第二垂直层级处的第二位线的所述交替的位线对之间；以及
一行第二选择栅极，其共同耦合到第二控制线；
其中所述介入的位线对的所述第一位线通过所述第二选择栅极中的第一者选择性地耦合到与所述交替对中的第一对的所述第一位线相同的感测电路，且所述介入的位线对的所述第二位线通过所述第二选择栅极中的第二者选择性地耦合到与所述交替对中的所述第一对的所述第二位线相同的感测电路。
15.根据权利要求13所述的存储器装置，其中所述选择栅极是第一选择栅极，所述控制线是第一控制线，且进一步包括：
介入的位线对，其位于具有处于所述第一垂直层级处的第一位线与处于所述第二垂直层级处的第二位线的所述交替的位线对之间；以及
一行第二选择栅极，其共同耦合到第二控制线；
其中所述第一选择栅极中的每一者包括第一和第二源极/漏极区，且所述第二选择栅极中的每一者包括第一和第二源极/漏极区；
其中所述介入的位线对的所述第一位线耦合到所述第二选择栅极中的第一者的所述第一源极/漏极区；
其中所述介入的位线对的所述第二位线耦合到所述第二选择栅极中的第二者的所述第一源极/漏极区；
其中所述交替对中的第一对的所述第一位线耦合到所述第一选择栅极中的第一者的所述第一源极/漏极区；
其中所述交替对中的所述第一对的所述第二位线耦合到所述第一选择栅极中的第二者的所述第一源极/漏极区；
其中所述第一选择栅极中的所述第一者的所述第二源极/漏极区和所述第二选择栅极中的所述第一者的所述第二源极/漏极区彼此耦合且耦合到所述感测电路中的第一者；且
其中所述第一选择栅极中的所述第二者的所述第二源极/漏极区和所述第二选择栅极中的所述第二者的所述第二源极/漏极区彼此耦合且耦合到所述感测电路中的第二者。
16.根据权利要求13所述的存储器装置，其中所述选择栅极是第一选择栅极，所述控制线是第一控制线，且进一步包括：
介入的位线对，其位于所述交替的位线对之间以便邻近于所述交替的位线对中的第一和第二位线对，所述介入的位线对具有邻近于所述交替的位线对中的第一位线对的所述第二位线的处于所述第一垂直层级处的第一位线以及邻近于所述交替的位线对中的第二位线对的所述第一位线的处于所述第二垂直层级处的第二位线；以及
一行第二选择栅极，其共同耦合到第二控制线；
其中所述介入的位线对的所述第一位线通过第二选择栅极选择性地耦合到与所述交替的位线对中的所述第一位线对的所述第二位线相同的感测电路，且所述介入的位线对的所述第二位线通过另一第二选择栅极选择性地耦合到与所述交替对中的所述第二位线对的所述第一位线相同的感测电路。
17.根据权利要求13所述的存储器装置，其中所述选择栅极是第一选择栅极，所述控制线是第一控制线，且进一步包括：
介入的位线对，其位于具有处于所述第一垂直层级处的第一位线与处于所述第二垂直层级处的第二位线的所述交替的位线对之间；以及
一行第二选择栅极，其共同耦合到第二控制线；
其中所述第一选择栅极中的每一者包括第一和第二源极/漏极区，且所述第二选择栅极中的每一者包括第一和第二源极/漏极区；
其中所述介入的位线对的所述第一位线耦合到所述第二选择栅极中的第一者的所述第一源极/漏极区；
其中所述交替对中的第一对的所述第二位线耦合到所述第一选择栅极中的第一者的所述第一源极/漏极区；
其中所述第一选择栅极中的所述第一者的所述第二源极/漏极区和所述第二选择栅极中的所述第一者的所述第二源极/漏极区彼此耦合且耦合到所述感测电路中的第一者；
其中所述介入的位线对的所述第二位线耦合到所述第二选择栅极中的第二者的所述第一源极/漏极区；
其中所述交替对中的第二对的所述第一位线耦合到所述第一选择栅极中的第二者的所述第一源极/漏极区；且
其中所述第一选择栅极中的所述第二者的所述第二源极/漏极区和所述第二选择栅极中的所述第二者的所述第二源极/漏极区彼此耦合且耦合到所述感测电路中的第二者。
18.根据权利要求17所述的存储器装置，其中：
所述介入的位线对的所述第一位线和所述交替对中的所述第一对的所述第二位线连续邻近；且
所述介入的位线对的所述第二位线和所述交替对中的所述第二对的所述第一位线连续邻近。
CN2007800061501A 2006-02-23 2007-02-22 存储器装置及其操作方法 Active CN101390168B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/360,873 US7551466B2 (en) 2006-02-23 2006-02-23 Bit line coupling
US11/360,873 2006-02-23
PCT/US2007/004476 WO2007120389A2 (en) 2006-02-23 2007-02-22 Bit line coupling

Publications (2)

Publication Number Publication Date
CN101390168A CN101390168A (zh) 2009-03-18
CN101390168B true CN101390168B (zh) 2012-05-09

Family

ID=38428000

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800061501A Active CN101390168B (zh) 2006-02-23 2007-02-22 存储器装置及其操作方法

Country Status (4)

Country Link
US (1) US7551466B2 (zh)
KR (2) KR20110003391A (zh)
CN (1) CN101390168B (zh)
WO (1) WO2007120389A2 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638878B2 (en) 2006-04-13 2009-12-29 Micron Technology, Inc. Devices and systems including the bit lines and bit line contacts
US7633786B2 (en) * 2006-04-18 2009-12-15 Micron Technology, Inc. Couplings within memory devices and methods
US8130556B2 (en) * 2008-10-30 2012-03-06 Sandisk Technologies Inc. Pair bit line programming to improve boost voltage clamping
JP2011181131A (ja) * 2010-02-26 2011-09-15 Toshiba Corp 半導体記憶装置
US8446767B2 (en) * 2010-07-02 2013-05-21 Micron Technology, Inc. Memories and their formation
US9070421B2 (en) 2012-01-16 2015-06-30 Hynix Semiconductor Inc. Page buffer circuit and nonvolatile memory device having the same
US8773902B2 (en) 2012-05-09 2014-07-08 Sandisk Technologies Inc. Channel boosting using secondary neighbor channel coupling in non-volatile memory
US8861282B2 (en) 2013-01-11 2014-10-14 Sandisk Technologies Inc. Method and apparatus for program and erase of select gate transistors
KR102393976B1 (ko) 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
US9715938B2 (en) 2015-09-21 2017-07-25 Sandisk Technologies Llc Non-volatile memory with supplemental select gates
US10224103B2 (en) 2016-02-09 2019-03-05 Micron Technology, Inc. Memory devices with a transistor that selectively connects a data line to another data line
US10636487B2 (en) 2018-06-05 2020-04-28 Sandisk Technologies Llc Memory device with bit lines disconnected from NAND strings for fast programming
US11393845B2 (en) 2020-08-28 2022-07-19 Micron Technology, Inc. Microelectronic devices, and related memory devices and electronic systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5337281A (en) * 1991-11-07 1994-08-09 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device in which data can be erased on a block basis and method of erasing data on a block basis in non-volatile semiconductor memory device
US6377504B1 (en) * 2000-12-12 2002-04-23 Tachuon Semiconductor Corp High-density memory utilizing multiplexers to reduce bit line pitch constraints
US20040051133A1 (en) * 2002-09-13 2004-03-18 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device and process for producing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317535A (en) * 1992-06-19 1994-05-31 Intel Corporation Gate/source disturb protection for sixteen-bit flash EEPROM memory arrays
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3570038B2 (ja) * 1994-11-21 2004-09-29 ソニー株式会社 半導体不揮発性記憶装置
US6084820A (en) * 1999-01-06 2000-07-04 Virage Logic Corporation Dual port memory device with vertical shielding
US6947324B1 (en) * 2000-06-28 2005-09-20 Marvell International Ltd. Logic process DRAM
US6760243B2 (en) * 2002-03-19 2004-07-06 Broadcom Corporation Distributed, highly configurable modular predecoding
US7443757B2 (en) * 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5337281A (en) * 1991-11-07 1994-08-09 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device in which data can be erased on a block basis and method of erasing data on a block basis in non-volatile semiconductor memory device
US6377504B1 (en) * 2000-12-12 2002-04-23 Tachuon Semiconductor Corp High-density memory utilizing multiplexers to reduce bit line pitch constraints
US20040051133A1 (en) * 2002-09-13 2004-03-18 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device and process for producing the same

Also Published As

Publication number Publication date
KR20110003391A (ko) 2011-01-11
WO2007120389A2 (en) 2007-10-25
KR101145100B1 (ko) 2012-05-11
WO2007120389A3 (en) 2008-02-14
CN101390168A (zh) 2009-03-18
KR20080096574A (ko) 2008-10-30
US7551466B2 (en) 2009-06-23
US20070195571A1 (en) 2007-08-23

Similar Documents

Publication Publication Date Title
CN101390168B (zh) 存储器装置及其操作方法
US7263003B2 (en) Two-transistor flash memory device using replica cell array to control the precharge/discharge and sense amplifier circuits of the primary cell array
US7542336B2 (en) Architecture and method for NAND flash memory
CN101023492B (zh) 带有各自具有浮动栅极和控制栅极的多个mos晶体管的半导体存储设备
US7332766B2 (en) Semiconductor integrated circuit device with a stacked gate including a floating gate and a control gate
US6034893A (en) Non-volatile memory cell having dual avalanche injection elements
US7423910B2 (en) Semiconductor device including MOS transistors having floating gate and control gate
US20050280072A1 (en) Test mode decoder in a flash memory
US20060083072A1 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate
KR20100083566A (ko) 적층 구조의 비휘발성 메모리 소자, 메모리 카드 및 전자 시스템
US20050253183A1 (en) Non-volatile semiconductor memory device and method of fabricating the same
KR100699370B1 (ko) 부유 게이트 및 제어 게이트를 각각 구비하는 복수의ｍｏｓ 트랜지스터를 갖는 반도체 기억 장치, 및 그 반도체기억 장치를 포함하는 메모리 카드
US7209388B2 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate
CN105280229A (zh) 单独地读出可访问的配对存储器单元
US8116143B2 (en) Method of erasing memory cell
US5889303A (en) Split-Control gate electrically erasable programmable read only memory (EEPROM) cell
US7233513B2 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate
JPH0878643A (ja) 不揮発性半導体記憶装置
CN101359509B (zh) 一次性可编程存储器电路及其编程和读取方法
US6614711B2 (en) Row decoder scheme for flash memory devices
US6735115B2 (en) Nonvolatile semiconductor memory device having divided bit lines
JP2003086720A (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant