CN101370313A - 非对称输入输出端口的上行交换电路及其交换方法 - Google Patents

Abstract

本发明公开了一种非对称输入输出端口的上行交换电路及其交换方法，用于在N个输入端口M个输出端口间进行交换，N和M是整数且0＜N＜M，输入链路包括n个时隙，输出链路包括m个时隙，n和m是大于0的整数。该电路包括至少N×n个存储单元、至少M×m个选择单元、至少M×m个交换控制单元和至少M个装配单元。将N个输入链路中各链路上各时隙内的数据存储到对应的存储单元中；当M个输出链路中第一输出链路输出时，选择单元根据交换控制单元提供的控制信号选择相应输入链路的相应时隙所在的存储单元读取时隙数据；装配单元将选择单元读取的时隙数据按时隙顺序装配成输出链路。因此，本发明在很大程度上降低了对宝贵的存储资源的占用。

Description

非对称输入输出端口的上行交换电路及其交换方法

技术领域

本发明涉及通信领域中一种广泛存在于各种交换设备中的交换模块，尤其涉及一种非对称输入输出端口的上行交换电路及其交换方法。

背景技术

在通信系统中一般都包含一个交换装置，完成不同单板输入和输出信号之间的交换，以达到信号灵活分配的目的。比如在无线通信系统应用中，多个基带资源/单板可以灵活地交换到多个射频单元/单板，根据系统容量需求，交换单元一般由多个单板组成，采用负荷分担的方式，下行方向，输入连接到所有的基带资源/单板，输出连接到分担容量的射频单元/单板；上行方向反之。这种应用场景造成交换单元/单板中的交换芯片在下行方向——从基带到射频是多输入到少输出，在上行方向——从射频到基带是少输入到多输出，形成了不均衡的交换状态。这种结构和普通相等输入输出端口的时隙交换模块是显著不同的。

通常来说，交换的现有方案总是按照固定的思路，根据控制器的配置，从输入链路中选择相应的链路，然后选择该链路相应的时隙数据存储到相应的输出链路对应的时隙数据存储单元中，输出时按时隙把相应链路存储单元中的数据装配组合成一个完整的链路。但是，如果在非对称输入和输出交换模块中仍然采用这种方案，会在上行方向——少输入到多输出交换模块中浪费很多的存储单元。现有的方案没有很好地利用输入和输出不对称的关系，本发明提出的交换方案，能大幅减少存储单元被占用的数目，对降低器件的成本很有帮助。

下面，参照图1描述现有的下行方向上M个输入链路和N个输出链路之间的交换电路，M和N都是整数且0<N<M。每一条输入链路包含m个时隙，m为大于0的整数，而且每一条输出链路包含n个时隙，n为大于0的整数。

该下行交换电路包括N×n个选择单元、N×n个交换控制单元(图中未示出)、N×n个存储单元和N个装配单元。其中，每一个选择单元的输入端与所有输入链路相连，输出端与一个存储单元的输入端相连。每一个交换控制单元连接到一个选择单元的控制输入端上，用于对选择单元生成控制信号并将该控制信号施加在选择单元的控制输入端上。每一个装配单元的输入端与n个存储单元的输出端相连，输出端与一条输出链路相连。

图2是基于上述交换电路的结构在M个输入N个输出链路间进行下行交换的流程图。

步骤201，软件根据系统配置，来配置相应交换电路中的交换控制单元。交换控制单元生成的控制信号含义为N个输出链路中每一条链路上的时隙对应M个输入链路中哪一个链路上相应的时隙。

步骤202，选择单元根据交换控制单元提供的控制信号，为一条输出链路的特定时隙选择相应输入链路中的相应时隙。

步骤203，存储特定时隙内的数据到这条输出链路对应的存储单元中。

步骤204，将这条输出链路对应的存储单元中的数据按时隙顺序装配成这条链路完整的数据。

上行方向上N个输入链路和M个输出链路之间的交换电路及其交换流程与上述下行方向的类似，这里不再赘述。

现在，以24条链路(每条链路3个时隙)和12条链路(每条链路3个时隙)之间的上下行交换电路及其交换流程为例，详细描述现有的交换方案。

在示例的交换电路中，选择单元采用串联的两级多路复用器MUX来实现，第一级MUX用来选择链路，与该第一级MUX串联的第二级MUX用来选择该链路上的时隙；交换控制单元采用交换控制寄存器来实现，存储单元采用随机读写存储器RAM来实现，装配单元采用多路复用器MUX来实现。

下面，参照图3描述下行方向的交换电路及其交换流程。

在该下行交换电路中，软件通过配置接口来配置交换电路中的36个交换控制寄存器(图中未示出)，每个寄存器位宽是8位(bit)，前5bit选择24条链路中的一条，后3bit选择该链路中3个时隙的哪一个。

如图所示，24条输入链路中每一条链路都包含3个时隙，输入链路1的3个时隙数据在时间上按A1、A2、A3的排列顺序输入，输入链路2的3个时隙数据在时间上按A4、A5、A6的排列顺序输入，依次类推，输入链路24的3个时隙数据在时间上按A70、A71、A72的排列顺序输入。

采用36个24MUX1和36个3MUX1进行输入链路选择和输入链路上时隙的选择。每一个24MUX1的输入端与所有24条输入链路相连，每一个24MUX1的输出端与一个3MUX1对应相连。第一、第二和第三24MUX1从24条输入链路中各自选择一条链路N1、N2和N3，对应到输出链路1上，N1、N2和N3各自包括3个时隙，N1的3个时隙输入第一3MUX1之后，由第一3MUX1从中选择一个时隙内的数据输出，按照类似方式第二和第三3MUX1分别从N2和N3中选择一个时隙内的数据输出。N1、N2和N3既可以是相同的链路，也可以是不同的链路。其他24MUX1和3MUX1的链路时隙选择方式也同理。

该交换电路的36个交换控制寄存器之中，每个寄存器控制一个24MUX1以及与其相连的3MUX1，交换控制寄存器的前5bit控制24MUX1进行链路选择，后3bit控制3MUX1进行链路上时隙的选择。

这36个3MUX1中每一个的输出端连接到一个随机读写存储器(RAM)的输入端。接着，每三个RAM的输出端连接到一个3MUX1的输入端上，由这个3MUX1将三个RAM中保存的时隙数据按时间顺序装配成一条输出链路。第一3MUX1将3个时隙数据按时间顺序装配成输出链路1上的A1、A2和A3，第二3MUX1将3个时隙数据按时间顺序装配成输出链路2上的A4、A5和A6，依次类推，第十二3MUX1将3个时隙数据按时间顺序装配成输出链路12上的A34、A35和A36。

下面，参照图4描述上行方向的交换电路及其交换流程。

在该上行交换电路中，软件配置的交换控制寄存器有72个(图中未示出)，每个寄存器位宽是8bit，前4bit选择12条链路中的一条，后3bit选择该链路中3个时隙的哪一个。

如图所示，12条输入链路中每一条链路都包含3个时隙，输入链路1的3个时隙数据在时间上按A1、A2、A3的排列顺序输入，输入链路2的3个时隙数据在时间上按A4、A5、A6的排列顺序输入，依次类推，输入链路12的3个时隙数据在时间上按A34、A35、A36的排列顺序输入。

采用72个12MUX1和72个3MUX1进行输入链路选择和输入链路上时隙的选择。每一个12MUX1的输入端与所有12条输入链路相连，每一个12MUX1的输出端与一个3MUX1对应相连。第一、第二和第三12MUX1从12条输入链路中各自选择一条链路N1、N2和N3，对应到输出链路1上，N1、N2和N3各自包括3个时隙，N1的3个时隙输入第一3MUX1之后，由第一3MUX1从中选择一个时隙内的数据输出，按照类似方式，第二和第三3MUX1分别从N2和N3中选择一个时隙内的数据输出。N1、N2和N3既可以是相同的链路，也可以是不同的链路。其他12MUX1和3MUX1的链路时隙选择方式也同理。

该交换电路的72个交换控制寄存器之中，每个寄存器控制一个12MUX1以及与其相连的3MUX1，交换控制寄存器的前4bit控制12MUX1进行链路选择，后3bit控制3MUX1进行链路上时隙的选择。

这72个3MUX1中每一个的输出端连接到一个RAM的输入端。接着，每三个RAM的输出端连接到一个3MUX1的输入端上，由这个3MUX1将三个RAM中保存的时隙数据按时间顺序装配成一条输出链路。第一3MUX1将3个时隙数据按时间顺序装配成输出链路1上的A1、A2和A3，第二3MUX1将3个时隙数据按时间顺序装配成输出链路2上的A4、A5和A6，依次类推，第二十四3MUX1将3个时隙数据按时间顺序装配成输出链路24上的A70、A71和A72。

对于下行方向，选择占用的资源为36个多路复用器24MUX1、36个多路复用器3MUX1；装配成12条链路占用的资源为12个3MUX1；存储占用的资源为36个RAM。对于上行方向，选择占用的资源为72个多路复用器12MUX1、72个多路复用器3MUX1；装配成24条链路占用的资源为24个3MUX1，存储占用的资源为72个RAM。

现有技术在上行方向存在浪费交换电路宝贵存储器的问题，而下行方向没有上行方向存在的问题。仔细考虑一下，不难发现现有方法显然有一些问题。其实不管是从多输入到少输出或者从少输入到多输出，最终有效的交换数据只以少端口的数据为有效数据限制，现有交换方案显然在存储方面存在缺陷，尤其在多和少端口数量相差较大时，对存储器的占用非常多，会导致器件的成本严重上升。

发明内容

本发明要解决的技术问题是提供一种非对称输入输出端口的上行交换电路及其交换方法，从而减少了在少输入多输出端口之间进行上行交换时所用的存储器的数量。

一方面，本发明提供了一种非对称输入输出端口的上行交换电路，用于在N个输入端口和M个输出端口之间进行交换，N和M都是整数且0<N<M。每一条输入链路包括n个时隙，每一条输出链路包括m个时隙，n和m都是大于0的整数。该上行交换电路包括至少M×m个选择单元、连接到各个选择单元的控制输入端上的至少M×m个交换控制单元、与各个输出链路对应相连的至少M个装配单元。所述至少M×m个交换控制单元被设置成为M个输出链路中对应的输出链路上的对应时隙选择输入链路中的时隙数据。该上行交换电路还包括与输入链路相连并与输入链路上的时隙对应的至少N×n个存储单元，所述至少M×m个选择单元连接在所述至少N×n个存储单元和所述至少M个装配单元之间。

上述的上行交换电路中，所述N个输入链路中每一条链路与所述至少N×n个存储单元中至少n个存储单元的输入端相连；所述至少N×n个存储单元中每一个存储单元的输出端与所有的所述至少M×m个选择单元的输入端相连；所述至少M个装配单元中每一个的输入端与所述至少M×m个选择单元中至少m个选择单元的输出端相连，每一个的输出端与所述M个输出链路中的一条链路相连。

上述的上行交换电路中，至少M×m个选择单元中任意个选择单元是单独的多路复用器MUX。

上述的上行交换电路中，至少M×m个选择单元中任意个选择单元是由多个多路复用器MUX组合而成的。

上述的上行交换电路中，至少M×m个存储单元中任意个存储单元是随机读写存储器RAM。

上述的上行交换电路中，至少M×m个交换控制单元中任意个交换控制单元是交换控制寄存器。

上述的上行交换电路中，所述至少M个装配单元中任意个装配单元是多路复用器MUX。

另一方面，本发明提供了一种非对称输入输出端口的上行交换电路的交换方法，用于在N个输入端口和M个输出端口之间进行交换，N和M都是整数且0<N<M。每一条输入链路包括n个时隙，每一条输出链路包括m个时隙，n和m都是大于0的整数。该上行交换电路包括至少N×n个存储单元、至少M×m个选择单元、至少M×m个交换控制单元和至少M个装配单元。该上行交换电路的交换方法包括以下步骤：

将N个输入链路中各个链路上各个时隙内的数据存储到对应的各个存储单元中；

当M个输出链路中第一输出链路输出时，选择单元根据交换控制单元提供的控制信号选择相应输入链路的相应时隙所在的存储单元读取时隙数据；

装配单元将选择单元读取的时隙数据按时隙顺序装配成第一输出链路。

上述的交换方法中，至少M×m个选择单元中任意个选择单元是单独的多路复用器MUX。

上述的交换方法中，至少M×m个选择单元中任意个选择单元是由多个多路复用器MUX组合而成的。

本发明主要的优势和特点如下：

采用本发明所述的上行交换电路和交换方法，与现有技术相比，减少了在少输入多输出端口之间进行上行交换时需要使用的存储器的数量，在很大程度上降低了对宝贵的存储资源的占用，进而带来器件成本的大幅下降。

附图说明

图1示出现有的下行方向M个输入N个输出链路间的交换电路的组成结构；

图2是基于现有交换电路的结构在M个输入N个输出链路间进行下行交换的流程图；

图3是以24条链路输入到12条链路输出为例，示出现有下行交换电路的组成结构；

图4是以12条链路输入到24条链路输出为例，示出现有上行交换电路的组成结构；

图5示出本发明所述的上行方向N个输入M个输出链路间的交换电路的组成结构；

图6是基于本发明所述的交换电路的结构在N个输入M个输出链路间进行上行交换的流程图；

图7是以12条链路输入到24条链路输出为例，示出本发明实施例1所述的上行交换电路的组成结构；

图8是以12条链路输入到24条链路输出为例，示出本发明实施例2所述的上行交换电路的组成结构；

图9是以12条链路输入到24条链路输出为例，示出本发明实施例3所述的上行交换电路的组成结构。

具体实施方式

为使本发明的目的、技术方案和优点更容易理解，下面结合附图和实施例对本发明的技术方案作进一步详细说明。

下面，参照图5描述本发明提出的N个输入链路和M个输出链路之间的上行交换电路。在此，M和N都是整数且0<N<M。每一条输入链路包括n个时隙，n为大于0的整数，而且每一条输出链路包括m个时隙，m为大于0的整数。

该上行交换电路包括N×n个存储单元、M×m个选择单元、M×m个交换控制单元(图中未示出)和M个装配单元。其中，每一条输入链路与n个存储单元的输入端相连，该链路上的n个时隙与n个存储单元一一对应。每一个选择单元的输入端与所有N×n个存储单元的输出端相连，输出端连接到装配单元上。每一个交换控制单元连接到一个选择单元的控制输入端上，用于对选择单元生成控制信号并将该控制信号施加在选择单元的控制输入端上。每一个装配单元的输入端与m个选择单元相连，输出端与一条输出链路相连。

图6是基于上述交换电路的结构在N个输入M个输出链路间进行上行交换的流程图。

步骤601，把N个输入端进来的信号分链路分时隙选择存储在不同的存储单元中。

步骤602，软件根据系统配置，配置交换电路中相应的交换控制单元。交换控制单元生成的控制信号含义为M个输出链路中每一条链路上的时隙对应N个输入链路中哪一个链路上相应的时隙。

步骤603，选择单元根据交换控制单元提供的控制信号，为一条输出链路的特定时隙选择相应输入链路中的相应时隙。

步骤604，按时隙顺序装配成M个输出链路。

现在，通过具体例子进一步描述本发明的技术方案，仍然以12条输入链路(每条输入链路3个时隙)和24条输出链路(每条输出链路3个时隙)之间的上行交换为例。

在示例的交换电路中，采用随机读写存储器RAM作为存储单元，采用多路复用器MUX作为选择单元，采用交换控制寄存器作为交换控制单元，而且采用多路复用器MUX作为装配单元。

下面，参照图7描述本发明的实施例1。

在该上行交换电路中，软件配置的交换控制寄存器有72个(图中未示出)，每个寄存器位宽是8bit，前4bit对应12条链路中的一条，后3bit对应该链路的哪个时隙。

如图所示，12条输入链路中，输入链路1的3个时隙数据在时间上按A1、A2、A3的排列顺序输入，输入链路2的3个时隙数据在时间上按A4、A5、A6的排列顺序输入，依次类推，输入链路12的3个时隙数据在时间上按A34、A35、A36的排列顺序输入。

每一条输入链路都与3个RAM相连，该链路的3个时隙与3个RAM一一对应，因此共有36个RAM。采用72个多路复用器36MUX1进行输入链路上时隙的选择。每一个36MUX1的输入端都与所有36个RAM相连，即每个RAM的输出端连接到所有72个36MUX1上。第一、第二和第三36MUX1从36个RAM中对应保存的12条输入链路上的36个时隙数据中各自选择一个时隙数据N1、N2和N3，对应到输出链路1上，N1、N2和N3既可以是相同时隙内的数据，也可以是不同时隙内的数据。其他36MUX1的时隙选择方式也同理。

该交换电路的72个交换控制寄存器之中，每个寄存器控制一个36MUX1，交换控制寄存器的前4bit控制36MUX1进行链路选择，后3bit控制36MUX1进行链路上时隙的选择。

这72个36MUX1中每三个的输出端连接到一个3MUX1的输入端上，由这个3MUX1将三个36MUX1选出的时隙数据按时间顺序装配成一条输出链路。第一3MUX1将3个时隙数据按时间顺序装配成输出链路1上的A1、A2和A3，第二3MUX1将3个时隙数据按时间顺序装配成输出链路2上的A4、A5和A6，依次类推，第二十四3MUX1将3个时隙数据按时间顺序装配成输出链路24上的A70、A71和A72。

通过实施例1所述的技术方案，首先把12路各3时隙的数据存储，即存储资源为36个存储器。选择链路及该链路上的时隙需要72个36MUX1，装配成24条链路需要24个3MUX1。可见，需要占用的存储器大大地减少，在该实施例中仅为现有交换方案所用存储器数量的一半，代价是选择单元变成了36MUX1，因此在交换的控制上相比现有方案在某些部件的复杂度上有一些增加。

下面，参照图8描述本发明的实施例2。

为了降低选择单元变成了36MUX1的代价，对实施例1中的36MUX1进行一定程度上的简化，得到实施例2的上行交换电路。如图8所示，将图7中的36MUX1简化为3个12MUX1的输出端连接到1个3MUX1的输入端上。

下面，参照图9描述本发明的实施例3。

本发明的实施例3是采用6个6MUX1和1个6MUX1的组合来简化实施例1中36MUX1的操作，即将6个6MUX1的输出端连接到1个6MUX1的输入端上。

问题的关键是选择单元的复杂对器件成本的影响可以忽略不计，而存储容量的减少对器件的成本却是至关重要的。在实际应用中，假设我们采用xilinx的V4LX15来实现12MUX1，需要3个4输入的查找表(LUT，Look-Up-Table)作为控制交换单元。如果利用实施例2所述的方案来简化实施例1中所有72个36MUX1，则相对于现有交换方案，简化后本发明的上行交换电路增加了144个12MUX1，这需要432个LUT，而LX15有13824个LUT，仅仅增加了3.125％。LX15有存储单元48个，如果按照现有方案，那么需要占用72个存储单元，用该器件就没有办法实现交换，而按照本发明的方案只需36个存储单元就可以实现交换。

Claims (10)

1.一种非对称输入输出端口的上行交换电路，用于在N个输入端口和M个输出端口之间进行交换，N和M都是整数且0<N<M，每一条输入链路包括n个时隙，每一条输出链路包括m个时隙，n和m都是大于0的整数，该上行交换电路包括至少M×m个选择单元、连接到各个选择单元的控制输入端上的至少M×m个交换控制单元、与各个输出链路对应相连的至少M个装配单元，所述至少M×m个交换控制单元被设置成为M个输出链路中对应的输出链路上的对应时隙选择输入链路中的时隙数据，其特征在于：

该上行交换电路还包括与输入链路相连并与输入链路上的时隙对应的至少N×n个存储单元，

所述至少M×m个选择单元连接在所述至少N×n个存储单元和所述至少M个装配单元之间。

2.如权利要求1所述的电路，其特征在于

所述N个输入链路中每一条链路与所述至少N×n个存储单元中至少n个存储单元的输入端相连；

所述至少N×n个存储单元中每一个存储单元的输出端与所有的所述至少M×m个选择单元的输入端相连；

所述至少M个装配单元中每一个的输入端与所述至少M×m个选择单元中至少m个选择单元的输出端相连，每一个的输出端与所述M个输出链路中的一条链路相连。

3.如权利要求1所述的电路，其特征在于所述至少M×m个选择单元中任意个选择单元是单独的多路复用器MUX。

4.如权利要求1或3所述的电路，其特征在于所述至少M×m个选择单元中任意个选择单元是由多个多路复用器MUX组合而成的。

5.如权利要求1所述的电路，其特征在于所述至少M×m个存储单元中任意个存储单元是随机读写存储器RAM。

6.如权利要求1所述的电路，其特征在于所述至少M×m个交换控制单元中任意个交换控制单元是交换控制寄存器。

7.如权利要求1所述的电路，其特征在于所述至少M个装配单元中任意个装配单元是多路复用器MUX。

8.一种非对称输入输出端口的上行交换电路的交换方法，用于在N个输入端口和M个输出端口之间进行交换，N和M都是整数且0<N<M，每一条输入链路包括n个时隙，每一条输出链路包括m个时隙，n和m都是大于0的整数，该上行交换电路包括至少N×n个存储单元、至少M×m个选择单元、至少M×m个交换控制单元和至少M个装配单元，该方法包括以下步骤：

将N个输入链路中各个链路上各个时隙内的数据存储到对应的各个存储单元中；

当M个输出链路中第一输出链路输出时，选择单元根据交换控制单元提供的控制信号选择相应输入链路的相应时隙所在的存储单元读取时隙数据；

装配单元将选择单元读取的时隙数据按时隙顺序装配成第一输出链路。

9.如权利要求8所述的方法，其特征在于所述至少M×m个选择单元中任意个选择单元是单独的多路复用器MUX。

10.如权利要求8或9所述的方法，其特征在于所述至少M×m个选择单元中任意个选择单元是由多个多路复用器MUX组合而成的。

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