CN100562140C - 一种高速空分循环选择电路及其实现方法 - Google Patents

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Abstract

一种高速空分循环选择电路及其实现方法，用于实现任意M选N功能，M路输入分别接入X级基本单位X1-Xk的输入端口0和端口1；X1-Xk的输出端口分别循环移位一路和Y级基本单元Y1-Yk的输入端口相连；判断当前末级基本单元输出的路数是否为N，如果是，已得到所需的任意M选N电路，否则，执行下一步；将目前的末级基本单元视为本级基本单元，在其后设置下一级基本单元，从本级基本单元的输出端口A和端口B中选出多路连接到其下一级基本单元，并保证下一级基本单元任意端口都可以选择其上一级基本单元的任意一路输出，返回上一步骤。按上述方法得到的高速空分循环选择电路芯片使用效率高、PCB面积小、成本低、系统可靠性高。

Description

一种高速空分循环选择电路及其实现方法
技术领域
本发明涉及一种高速空分循环选择电路及其实现方法，尤其涉及电子数据处理领域(G06)和电通讯技术领域(H04)中使用的高速空分循环选择电路。
背景技术
在TD-SCDMA的基站BS(Base Station)上行方向，天馈射频信号经射频板RB(RF Board)处理后，其IQ信号通过交换板SB(Switching Board)交换分发给基带板BB(Baseband Board)，再进行基带处理。下行则相反。在同一个基站BS中，可能有多块射频板RB，多块交换板SB和多块基带板BB。因此，如何实现任意RB和BB的上下行数据交换，一直是一个重要问题，在整机成本、可靠性、可维护性、交换效率等各方面都需要详细研究。另外，面向RB/SB/BB的各种测试系统也面临着同样的问题。
现有的IQ信号交换使用2*2高速(大于500MHz)交叉芯片作为基本单位，如图1。
图1是2*2高速交叉芯片。端口0和端口1是输入端口，端口A和端口B是输出端口，端口SA和端口SB是选择端口。端口SA(或SB)为低电平时，端口A(或B)和端口0直通；端口SA(或SB)为高电平时，端口A(或B)和端口1直通。其真值表如下：
  端口SA   端口SB   端口A   端口B   注释
  低   低   端口0   端口0   一分二
  低   高   端口0   端口1   转发
  高   低   端口1   端口0   交叉
  高   高   端口1   端口1   一分二
其实现的电路如下：
实现任意4选2的电路如图3所示，首先，4路输入进来后一分二变成8路；再每个4路各自实现4选1；从而实现了任意4选2。总共消耗10个基本单位。
实现任意6选2的电路如图5所示，6路输入进来后一分二变成12路；再每个6路各自实现6选1；从而实现了任意6选2。总共消耗16个基本单位。
实现任意8选2的电路如图7所示，8路输入进来后一分二变成16路；再每个8路各自实现8选1；从而实现了任意8选2。总共消耗22个基本单位。
可以看出以上4选2、6选2和8选2的电路分别需要10、16、22个基本单位。逆过程则相反。由于其使用的基本单位过多，IQ交换效率低、成本高、可维护性差。
发明内容
本发明要解决的技术问题是提供一种高速空分循环选择电路的实现方法，可以使得到的高速空分循环选择电路的芯片使用效率、减小PCB面积、降低成本、提高系统可靠性。
为了解决上述技术问题，本发明提供了一种高速空分循环选择电路的实现方法，该高速空分循环选择电路用于实现任意M选N功能，其中M为输入路数，N为输出路数，该方法包括以下步骤：
(a)M路输入分别接入X级基本单元X1-Xk的输入端口0和端口1；
(b)X1-Xk的输出端口A和端口B分别循环移位一路和Y级基本单元Y1-Yk的输入端口0和端口1相连，即将X1-Xk的输出端口A分别和Y1-Yk的输入端口1相连，X1-Xk-1的输出端口B分别和Y2-Yk的输入端口0相连，Xk的输出端口B和Y1的输入端口0相连；或者，是将X1-Xk的输出端口B分别和Y1-Yk的输入端口0相连，X2-Xk的输出端口A分别和Y1-Yk-1的输入端口1相连，X1的输出端口A和Yk的输入端口1相连；Y级基本单元为当前末级基本单元；
(c)判断当前末级基本单元输出的路数是否为N，如果是，已得到所需的任意M选N电路，否则，执行下一步；
(d)将目前的末级基本单元视为本级基本单元，在其后设置下一级基本单元将其作为新的末级基本单元，从本级基本单元的输出端口A和端口B中选出多路连接到其下一级基本单元，并保证在该下一级基本单元的任意输入端口都可以选择到其上一级基本单元的任意一路输出，返回步骤(C)。
进一步地，上述实现方法还可具有以下特点：所述基本单元为2×2高速交叉芯片，每个芯片都具有一对选择逻辑。
进一步地，上述实现方法还可具有以下特点：所述步骤(d)在将本级基本单元与下一级基本单元连接时，采用以下方式中的一种或任意组合：
A，从本级的3个基本单元的输出端口A和端口B中任意选出4路，但每个基本单元至少要选出1路，然后把不在同一个本级基本单元上的2路输出连到同一个下一级基本单元；
B，分别从本级的4个基本单元的输出端口A和端口B中任意选出1路，把4路输出中不相邻的2路基本单元的输出连接到同一个下一级基本单元；
C，从2个本级基本单元中任选一路直接输出，作为最终的N路输出，或者与下一级基本单元的输出再进行选择。
本发明要解决的又一技术问题是提供一种高速空分循环选择电路，可以提高芯片使用效率、减小PCB面积、降低成本、提高系统可靠性。
为了解决上述技术问题，本发明提供了一种高速空分循环选择电路，用于实现任意M选N功能，其中M为输入路数，N为输出路数，其特点是：
M路输入分别接入X级基本单元X1-Xk的输入端口0和端口1；X1-Xk的输出端口A和端口B分别循环移位一路和Y级基本单元Y1-Yk的输入端口0和端口1相连，即将X1-Xk的输出端口A分别和Y1-Yk的输入端口1相连，X1-Xk-1的输出端口B分别和Y2-Yk的输入端口0相连，Xk的输出端口B和Y1的输入端口0相连；或者，是将X1-Xk的输出端口B分别和Y1-Yk的输入端口0相连，X2-Xk的输出端口A分别和Y1-Yk-1的输入端口1相连，X1的输出端口A和Yk的输入端口1相连；从Y级基本单元开始，从本级基本单元的输出端口A和端口B中选出多路连接到其下一级基本单元，并保证在该下一级基本单元的任意输入端口都可以选择到其上一级基本单元的任意一路输出；所述高速空分循环选择电路末级有N路输出。
进一步地，上述高速空分循环选择电路还可具有以下特点：所述基本单元为2×2高速交叉芯片，每个芯片都具有一对选择逻辑。
进一步地，上述高速空分循环选择电路还可具有以下特点：所述本级基本单元与下一级基本单元连接时，采用以下电路中的一种或任意组合：
A，从本级的3个基本单元的输出端口A和端口B中任意选出4路，但每个基本单元至少要选出1路，然后把不在同一个本级基本单元上的2路输出连到同一个下一级基本单元；
B，分别从本级的4个基本单元的输出端口A和端口B中任意选出1路，把4路输出中不相邻的2路基本单元的输出连接到同一个下一级基本单元；
C，从2个本级基本单元中任选一路直接输出，作为最终的N路输出，或者与下一级基本单元的输出再进行选择。
进一步地，上述高速空分循环选择电路还可具有以下特点：所述末级有N个基本单元，分别在这N个基本单元的输出端口中任选1路得到所述N路输出。
本发明提供的任意4选2的高速空分循环选择电路包括2个X级基本单元X1、X2和2个Y级基本单元Y1、Y2，4路输入分别接入基本单元X1和X2的输入端口0和端口1，X1和X2的输出端口A和端口B分别循环移位一路和Y1和Y2的输入端口0和端口1相连，分别在Y1和Y2的输出端口中任选1路作为输出。
本发明提供的任意6选2的高速空分循环选择电路包括3个X级基本单元X1～X3，3个Y级基本单元Y1～Y3，以及2个Z级基本单元Z1～Z2；6路输入分别接入基本单元X1、X2和X3的输入端口0和端口1；X1、X2和X3的输出端口A和端口B分别循环移位一路和Y1、Y2和Y3的输入端口0和端口1相连，即X1～X3的输出端口A分别和Y1～Y3的输入端口1相连，X1～X2的输出端口B分别和Y2～Y3的输入端口0相连，X3的输出端口B和Y1的输入端口0相连；或者，是将X1～X3的输出端口B分别和Y1～Y3的输入端口0相连，X2～X3的输出端口A分别和Y1～Y2的输入端口1相连，X1的输出端口A和Y3的输入端口1相连；Y1、Y2和Y3的输出端口A和端口B中任意选出4路，但每个基本单元至少要选出1路，不在同一个Y级基本单元上的2路输出连到同一个Z级基本单元，分别在Z1和Z2的输出端口中任选1路作为输出。
本发明提供的任意8选2的高速空分循环选择电路包括4个X级基本单元X1～X4，4个Y级基本单元Y1～Y4，以及2个Z级基本单元Z1～Z2；8路输入分别接入基本单元X1、X2、X3和X4的输入端口0和端口1；X1、X2、X3和X4的输出端口A和端口B分别循环移位一路和Y1、Y2、Y3和Y4的输入端口0和端口1相连，即将X1-X4的输出端口A分别和Y1-Y4的输入端口1相连，X1-X3的输出端口B分别和Y2-Y4的输入端口0相连，X4的输出端口B和Y1的输入端口0相连；或者，是将X1-X4的输出端口B分别和Y1-Y4的输入端口0相连，X2-X4的输出端口A分别和Y1-Y3的输入端口1相连，X1的输出端口A和Y4的输入端口1相连；Y1、Y2、Y3和Y4的输出端口A和端口B中任意选出1路，把4路输出中不相邻的2路基本单元的输出连接到同一个Z级基本单元，分别在Z1和Z2的输出端口中任选1路作为输出。
可以看出，本发明提出的一种高速空分循环选择电路在现有的2*2高速交叉芯片的基础上，利用次级循环拓扑和后级选择支撑，与现有技术相比，芯片利用率提高了100％以上，降低了PCB面积成本和器件成本、提高了系统的可靠性和可维护性。达到了高效率、低成本、高可靠性的目的。
附图说明
图1是2*2高速交叉芯片的示意图。
图2是本发明的任意M选N方案的一个示例的电路图
图3是现有技术的任意4选2方案的电路图。
图4是本发明的任意4选2方案的一个示例的电路图。
图5是现有技术的任意6选2方案的电路图。
图6是本发明的任意6选2方案的一个示例的电路图。
图7是现有技术的任意8选2方案的电路图。
图8是本发明的任意8选2方案的一个示例的电路图。
图9是本发明的任意12选2方案的一个示例的电路图。
图10是本发明的任意12选2方案的另一个示例的电路图。
图11是本发明的一个应用实例。
具体实施方式
本发明的核心思想是：在现有的基本单位(2*2高速交叉芯片)的基础上，利用次级循环拓扑和后级选择支撑，提高数据选择效率。所谓空分，指的是非总线方式，或者说是点对点方式。
图4是实现任意4选2方案的电路的一个示例，电路如图4所示，包括2个X级基本单元X1、X2和2个Y级基本单元Y1、Y2。
步骤一，4路输入分别接入基本单位(2*2高速交叉芯片)X1和X2的输入端口0和端口1；
步骤二，X1和X2的输出端口A和端口B分别循环移位一路和Y1和Y2的输入端口0和端口1相连；
一种循环移位的方式是：X1～X2的输出端口A分别和Y1～Y2的输入端口1相连，X1的输出端口B和Y2的输入端口0相连，X2的输出端口B和Y1的输入端口0相连。当然，按另一种顺序，将X1～X2的输出端口A分别和Y2～Y1的输入端口1相连，将X1的输出端口B和Y1的输入端口0相连，X2的输出端口B和Y2的输入端口0相连也是一样的。
步骤三，分别从Y1和Y2的输出端口中任意选出1路。
这样就完成了任意4选2电路，例如，当X1的0路要从Y1的A路输出时，路线为X1:0→X1:A→Y1:1→Y1:A，其他任意输入都可以从Y2的A路输出，比如X1:1→X1:B→Y2:0→Y2:A。其他情况与此类似。该电路总共消耗4个基本单位。
该电路只用了4个基本单位，与图3相比节约了60％的资源。把任意4选2电路的一路输入不用即可得到任意3选2电路。
图6是实现任意6选2方案的电路的一个示例，电路如图所示：
步骤一，6路输入分别接入基本单位(2*2高速交叉芯片)X1、X2和X3的输入端口0和端口1；
步骤二，X1、X2和X3的输出端口A和端口B分别循环移位一路和Y1、Y2和Y3的输入端口0和端口1相连；
一种循环移位的方式是：X1～X3的输出端口A分别和Y1～Y3的输入端口1相连，X1～X2的输出端口B分别和Y2～Y3的输入端口0相连，X3的输出端口B和Y1的输入端口0相连。也可以有另一种循环方式。
步骤三，从Y1、Y2和Y3的输出端口A和端口B中任意选出4路，但每个基本单元至少要选出1路，再把不在同一个Y级基本单位上的2路输出连到同一个Z级基本单位，比如图6的连法；
步骤四，分别从Z1和Z2的输出端口中任意选出1路。
这样就完成了任意6选2电路，例如：当X1的0路从Z1的A路输出时，路线为X1:0→X1:A→Y1:1→Y1:A→Z1:0→Z1:A，其他任意输入都可以从Z2的A路输出，比如X1:1→X1:B→Y2:0→Y2:B→Z2:0→Z2:A。该电路只用了8个基本单位，与图5相比节约了50％的资源。把任意6选2电路的一路输入不用即可得到任意5选2电路。
图8是实现任意8选2方案的电路的一个示例，电路如图所示：
步骤一，8路输入分别接入基本单位(2*2高速交叉芯片)X1、X2、X3和X4的输入端口0和端口1；
步骤二，X1、X2、X3和X4的输出端口A和端口B分别循环移位一路和Y1、Y2、Y3和Y4的输入端口0和端口1相连；
一种循环移位的方式是：X1～X4的输出端口A分别和Y1～Y4的输入端口1相连，X1～X3的输出端口B分别和Y2～Y4的输入端口0相连，X4的输出端口B和Y1的输入端口0相连。也可以有另一种循环方式
步骤三，分别从Y1、Y2、Y3和Y4的输出端口A和端口B中任意选出1路，把4路输出中不相邻的2路基本单元的输出连接到同一个Z级基本单位，即Y1和Y3的2路输出连到同一个Z级基本单位，Y2和Y4的2路输出连到同一个Z级基本单位，比如图8的连法。
步骤四，分别从Z1和Z2的输出端口中任意选出1路。
这样就完成了任意8选2电路，例如：当X1的0路从Z1的A路输出时，路线为X1:0→X1:A→Y1:1→Y1:A→Z1:0→Z1:A，其他任意输入都可以从Z2的A路输出，比如X3:0→X3:B→Y4:0→Y4:B→Z2:1→Z2:A。其他情况与此类似。总共消耗10个基本单位，与图7相比节约了55％的资源。把任意8选2电路的一路输入不用即可得到任意7选2电路。
图9是实现任意12选2方案的电路的一个示例，电路如图所示：
步骤一，12路输入分别接入基本单位(2*2高速交叉芯片)X1～X6的输入端口0和端口1；
步骤二，X1～X6的输出端口A和端口B分别循环移位一路和Y1～Y6的输入端口0和端口1相连；
一种循环移位的方式是：X1～X6的输出端口A分别和Y1～Y6的输入端口1相连，X1～X5的输出端口B分别和Y2～Y6的输入端口0相连，X6的输出端口B和Y1的输入端口0相连。
步骤三，从Y1、Y2和Y3的输出端口A和端口B中任意选出4路，但每个基本单元至少要选出1路，再把不在同一个Y级基本单位上的2路输出连到同一个Z级基本单位Z1和Z2上，采用同样的方法将Y4、Y5、Y6的输出端口与Z3和Z4相连接；
步骤四，分别从Z1～Z4的输出端口A和端口B中任意选出1路，把不相邻的2路基本单元的输出连到同一个Z’级基本单位，即Z1和Z3的2路输出连到同一个Z’级基本单位，把Z2和Z4的2路输出连到同一个Z’级基本单位，比如图9的连法；
步骤五，分别从Z’1和Z’2的输出端口中任意选出1路。
这样就完成了任意12选2电路，总共消耗18个基本单位，与现有技术相比，也节约了超过50％的资源。把任意12选2电路的一路输入不用即可得到任意11选2电路。把任意12选2电路的一路输入不用即可得到任意11选2电路。
这个任意12选2的电路共有4级，X级、Y级、Z级和Z’级，头两级之间采用循环移位连接，对于第二级输出以后的连接，先对2组，每组3个的Y级基本单元的4路输出，均通过下一级基本单元实现4选2，这部分电路与图6中任意6选2电路Y级输出后的电路是一样，即设置了2个下一级(这里是Z级)的基本单元，连接关系不再重复。然后，对于Z级的4个基本单元的4路输出，再通过下一级的基本单元实现一次4选2，这部分电路与图8中任意8选2电路Y级输出后的电路是一样的，也设置了2个下一级(这里是Z’级)基本单元，连接关系也不太重复。
要特别注意的是，上段中及文中其它地方提到的4选2并非是指图4中的任意4选2，而是特指对第二级以及第二级以后其它级的3个或4个基本单元的4路输出，通过与下一级基本单元的连接得到2路输出，当然这2路输出可以是前一级4路输出中的任意一路，对于这一部分电路来说，如果是3个基本单元的4路输出，其结构可以采用图6中任意6选2电路Y级输出后的电路，如果是4个基本单元的4路输出，其结构可以采用图8中任意8选2电路Y级输出后的电路。
但是，这种连接方式并不是唯一的。图10是实现任意12选2方案的电路的另一个示例，电路如图所示：
步骤一，12路输入分别接入基本单位(2*2高速交叉芯片)X1～X6的输入端口0和端口1；
步骤二，X1～X6的输出端口A和端口B分别循环移位一路和Y1～Y6的输入端口0和端口1相连；
步骤三，从Y1～Y4的输出端口A和端口B中任意选出1路，把Y1和Y3的2路输出连到同一个Z级基本单位Z1，把Y2和Y4的2路输出连到同一个Z级基本单位Z2，同时，从Y5和Y6中任意选出1路；
步骤四，从Z1和Z2中任意选中1路，和Y5、Y6输出的2路共同构成了4路输出，将这4路输出中不相邻的2路输出分别连接到同一个Z’级基本单位，即Z1和Y5的输出连接到Z’1，Z2和Y6的输出连接到Z’2，比如图10的连法；
步骤五，分别从Z’级基本单位Z’1和Z’2的输出端口中任意选出1路。
这样完成的任意12选2电路总共只消耗16个基本单位。
这个任意12选2的电路共有4级，X级、Y级、Z级和Z’级，头两级之间采用循环移位连接，对于第二级输出以后的连接，该电路相当于先对一组4个基本单元的4路输出，通过下一级(这里是Z级)基本单元进行4选2。另一组两个Y级基本单元则任选1路直接输出，与Z级的2路输出通过下一级(Z’级)基本单元再实现一次4选2。
另外，如果要实现任意12选4，那么利用倒数第2级的每个单元的另一端口，按相同连接关系再与另外2个最后一级单元相连接就可以了。
根据对任意12选2的电路的分析，同理可以推出，对于一个任意10选2电路，第一级和第二级之间仍然采用循环移位方式连接，对于第二级输出以后的连接，可以将3个Y级基本单元作为一组，将另2个Y级基本单元作为另一组，第一组的输出通过第三级基本单元实现4选2得到2路输出，第二组则直接得到2路输出，然后对该2组的4路输出，通过第四级基本单元进行一次4选2。即可实现任意10选2的功能。对于9选2的情况，只要1路输入不用就可以了。
对于更多路的输入的情况，如任意16选2，任意24选2也是一样的，如任意16选2中，对于第二级输出以后的连接，分成2组，每4个Y级基本单元为1组，每组的输出通过第三级基本单元实现4选2得到2路输出，再通过第四级基本单元对上一级共4路输出进行一次4选2，即可。
因此，对任意M选N的电路的实现步骤如下，请参照图2中的电路：
步骤A，M路输入分别接入基本单位(2*2高速交叉芯片)X1-Xk的输入端口0和端口1；
步骤B，X1-Xk的输出端口A和端口B分别循环移位一路和Y1-Yk的输入端口0和端口1相连，将Y级基本单元作为目前最后一级的基本单元；
一种循环移位的方式是，X1-Xk的输出端口A分别和Y1-Yk的输入端口1相连，X1-Xk-1的输出端口B分别和Y2-Yk的输入端口0相连，Xk的输出端口B和Y1的输入端口0相连。
另一种是：X1-Xk的输出端口B分别和Y1-Yk的输入端口0相连，X2-Xk的输出端口A分别和Y1-Yk-1的输入端口1相连，X1的输出端口A和Yk的输入端口1相连。
步骤C，判断当前末级基本单元输出的路数是否为N，如果是，已得到所需的任意M选N电路，否则，执行下一步；
步骤D，将目前的末级基本单元视为本级基本单元，在其后再设置下一级基本单元，该新设置的基本单元成为新的末级基本单元，从本级基本单元的输出端口A和端口B中选出多路连接到其下一级基本单元，并保证在该下一级基本单元的任意端口都可以选择到其上一级基本单元的任意一路输出，返回步骤C。
下一级基本单元的设置和连接可以按上面示例中的以下做法：
如从3个本级基本单元中选出4路输出，通过下一级基本单元实现4选2，即在下一级设置2个基本单元，从本级的3个基本单元的输出端口A和端口B中任意选出4路，但每个基本单元至少要选出1路，然后把不在同一个本级基本单位上的2路输出连到同一个下一级基本单位。
或者从4个本级基本单元选出4路输出，通过下一级基本单元实现4选2，即第三级设置2个基本单元，分别从4个本级基本单元的输出端口A和端口B中任意选出1路，把4路输出中不相邻的2路基本单元的输出连接到同一个下一级基本单位。
还有一种是从2个本级基本单元中任选一路直接输出，或者作为最终的N路输出，或者与下一级基本单元的输出再进行选择。
可以看到，由于步骤中存在一定的选择任意性，所以实际的电路不是唯一的，但都不离其本质。
需要特别注意的是，本发明具体实现时，需要结合图1的选择逻辑SA和SB。每个基本单位都有一对选择逻辑。
本发明的灵活性在于不限于以上3种选择情况，可以在不改变本发明实质的前提下，得出任意M选N的其他情况。
本发明的灵活性还在于，对于某一种选择情况，最终方案并不是唯一的，可以在核心思想的指引下，结合具体布线具体决定。
本发明的灵活性还在于，对于某一种选择情况，其逆过程(对于任意8选2来说，就是任意2选8)的实现可以轻易推出，即采用相同的电路。
本发明的基本单元还有其他的选择，如4*4高速交叉芯片或者更多，但是性价比比较好的是2*2高速交叉芯片。
下面结合图11中的一个简单的应用实例本发明的技术方案的实施再作进一步的详细描述：
假定有6块基带板BB(BB0-BB5)的IQ链路需要检测，每个BB有2路IQ(链路BBx_0和BBx_1，x＝0，...，5)，因此共有12个IQ链路。测试板TB希望能在某一时刻任选其中的2块BB板进行检测和分析。根据本发明，选择了如图11的方法，即两个“任意6选2”并行，共消耗16个基本单位。而原来的方法需要32个基本单位，所以节省了50％的资源。
虽然结合附图详细描述了本发明的实施例，但是对于本领域的熟练技术人员来说，仍可以对上述实施方式作出修改而不改变本发明的实质和范围。

Claims (10)

1、一种高速空分循环选择电路的实现方法，该高速空分循环选择电路用于实现任意M选N功能，其中M为输入路数，N为输出路数，该方法包括以下步骤：
(a)M路输入分别接入X级基本单元X1-Xk的输入端口0和端口1；
(b)X1-Xk的输出端口A和端口B分别循环移位一路和Y级基本单元Y1-Yk的输入端口0和端口1相连，即将X1-Xk的输出端口A分别和Y1-Yk的输入端口1相连，X1-Xk-1的输出端口B分别和Y2-Yk的输入端口0相连，Xk的输出端口B和Y1的输入端口0相连；或者，是将X1-Xk的输出端口B分别和Y1-Yk的输入端口0相连，X2-Xk的输出端口A分别和Y1-Yk-1的输入端口1相连，X1的输出端口A和Yk的输入端口1相连；Y级基本单元为当前末级基本单元；
(c)判断当前末级基本单元输出的路数是否为N，如果是，已得到所需的任意M选N电路，否则，执行下一步；
(d)将目前的末级基本单元视为本级基本单元，在其后设置下一级基本单元将其作为新的末级基本单元，从本级基本单元的输出端口A和端口B中选出多路连接到其下一级基本单元，并保证在该下一级基本单元的任意输入端口都可以选择到其上一级基本单元的任意一路输出，返回步骤(c)。
2、如权利要求1所述的实现方法，其特征在于，所述基本单元为2×2高速交叉芯片，每个芯片都具有一对选择逻辑。
3、如权利要求1所述的实现方法，其特征在于，所述步骤(d)在将本级基本单元与下一级基本单元连接时，采用以下方式中的一种或任意组合：
A，从本级的3个基本单元的输出端口A和端口B中任意选出4路，但每个基本单元至少要选出1路，然后把不在同一个本级基本单元上的2路输出连到同一个下一级基本单元；
B，分别从本级的4个基本单元的输出端口A和端口B中任意选出1路，把4路输出中不相邻的2路基本单元的输出连接到同一个下一级基本单元；
C，从2个本级基本单元中任选一路直接输出，作为最终的N路输出，或者与下一级基本单元的输出再进行选择。
4、一种高速空分循环选择电路，用于实现任意M选N功能，其中M为输入路数，N为输出路数，其特征在于：
M路输入分别接入X级基本单元X1-Xk的输入端口0和端口1；X1-Xk的输出端口A和端口B分别循环移位一路和Y级基本单元Y1-Yk的输入端口0和端口1相连，即将X1-Xk的输出端口A分别和Y1-Yk的输入端口1相连，X1-Xk-1的输出端口B分别和Y2-Yk的输入端口0相连，Xk的输出端口B和Y1的输入端口0相连；或者，是将X1-Xk的输出端口B分别和Y1-Yk的输入端口0相连，X2-Xk的输出端口A分别和Y1-Yk-1的输入端口1相连，X1的输出端口A和Yk的输入端口1相连；从Y级基本单元开始，从本级基本单元的输出端口A和端口B中选出多路连接到其下一级基本单元，并保证在该下一级基本单元的任意输入端口都可以选择到其上一级基本单元的任意一路输出；所述高速空分循环选择电路末级有N路输出。
5、如权利要求4所述的高速空分循环选择电路，其特征在于，所述基本单元为2×2高速交叉芯片，每个芯片都具有一对选择逻辑。
6、如权利要求4所述的高速空分循环选择电路，其特征在于，所述本级基本单元与下一级基本单元连接时，采用以下电路中的一种或任意组合：
A，从本级的3个基本单元的输出端口A和端口B中任意选出4路，但每个基本单元至少要选出1路，然后把不在同一个本级基本单元上的2路输出连到同一个下一级基本单元；
B，分别从本级的4个基本单元的输出端口A和端口B中任意选出1路，把4路输出中不相邻的2路基本单元的输出连接到同一个下一级基本单元；
C，从2个本级基本单元中任选一路直接输出，作为最终的N路输出，或者与下一级基本单元的输出再进行选择。
7、如权利要求4所述的高速空分循环选择电路，其特征在于，所述末级有N个基本单元，分别在这N个基本单元的输出端口中任选1路得到所述N路输出。
8、一种任意4选2的高速空分循环选择电路，其特征在于，包括2个X级基本单元X1、X2和2个Y级基本单元Y1、Y2，4路输入分别接入基本单元X1和X2的输入端口0和端口1，X1和X2的输出端口A和端口B分别循环移位一路和Y1和Y2的输入端口0和端口1相连，分别在Y1和Y2的输出端口中任选1路作为输出。
9、一种任意6选2的高速空分循环选择电路，其特征在于，包括3个X级基本单元X1～X3，3个Y级基本单元Y1～Y3，以及2个Z级基本单元Z1～Z2；6路输入分别接入基本单元X1、X2和X3的输入端口0和端口1；X1、X2和X3的输出端口A和端口B分别循环移位一路和Y1、Y2和Y3的输入端口0和端口1相连，即X1～X3的输出端口A分别和Y1～Y3的输入端口1相连，X1～X2的输出端口B分别和Y2～Y3的输入端口0相连，X3的输出端口B和Y1的输入端口0相连；或者，是将X1～X3的输出端口B分别和Y1～Y3的输入端口0相连，X2～X3的输出端口A分别和Y1～Y2的输入端口1相连，X1的输出端口A和Y3的输入端口1相连；Y1、Y2和Y3的输出端口A和端口B中任意选出4路，但每个基本单元至少要选出1路，不在同一个Y级基本单元上的2路输出连到同一个Z级基本单元，分别在Z1和Z2的输出端口中任选1路作为输出。
10、一种任意8选2的高速空分循环选择电路，其特征在于，包括4个X级基本单元X1～X4，4个Y级基本单元Y1～Y4，以及2个Z级基本单元Z1～Z2；8路输入分别接入基本单元X1、X2、X3和X4的输入端口0和端口1；X1、X2、X3和X4的输出端口A和端口B分别循环移位一路和Y1、Y2、Y3和Y4的输入端口0和端口1相连，即将X1-X4的输出端口A分别和Y1-Y4的输入端口1相连，X1-X3的输出端口B分别和Y2-Y4的输入端口0相连，X4的输出端口B和Y1的输入端口0相连；或者，是将X1-X4的输出端口B分别和Y1-Y4的输入端口0相连，X2-X4的输出端口A分别和Y1-Y3的输入端口1相连，X1的输出端口A和Y4的输入端口1相连；Y1、Y2、Y3和Y4的输出端口A和端口B中任意选出1路，把4路输出中不相邻的2路基本单元的输出连接到同一个Z级基本单元，分别在Z1和Z2的输出端口中任选1路作为输出。
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