CN101356632A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种具有如下特征的半导体器件的制造方法，即，实现防止MOS晶体管的袋状杂质区域内所包含的杂质的再扩散以及杂质活化的提高，同时抑制MOS晶体管的特性降低。本发明的半导体器件的制造方法因为具有如下特征所以能够解决上述问题，即，包括：第一杂质导入工序，向MOS晶体管的源极及漏极区域导入杂质，所述MOS晶体管的源极及漏极区域具有与MOS晶体管的沟道区域相邻的源极及漏极扩张区域；第二杂质导入工序，向袋状杂质区域导入杂质，所述袋状杂质区域从晶体半导体衬底内的源极及漏极扩张区域的底部向深度方向形成；表面层形成工序，以与源极及漏极扩张区域和袋状杂质区域重叠的方式，在半导体衬底的表面形成非晶态表面层；再结晶工序，利用固相外延法对非晶态表面层进行再结晶处理。

Description

半导体器件的制造方法
技术领域
本发明涉及一种具有MOS晶体管的半导体器件的制造方法，而且涉及一种用于活化包含在MOS晶体管的袋状(pocket)杂质区域和源极及漏极区域一部分的杂质的半导体器件的制造方法。
背景技术
通过缩短位于栅电极正下方的沟道宽度，实现了MOS晶体管的性能的增强。但是，需保持通过缩短沟道宽度而得到的MOS晶体管的性能的增强，同时需抑制因尺寸缩小而显现的所谓短沟道效应。在此，所谓短沟道效应是指，在MOS晶体管处于断开状态时产生且在夹着沟道区域配置的源极及漏极区域之间的漏电流的增加等。
因此，为了抑制短沟道效应，也需要缩小MOS晶体管在衬底深度方向上的尺寸。而且，需改变MOS晶体管的源极及漏极区域附近的结构。
具体而言，各源极及漏极区域具有杂质扩散深的区域以及与沟道区域相邻且杂质扩散浅的区域(下面，称作“源极扩张区域”或者“漏极扩张区域”)。而且，在杂质扩散浅的区域的正下方，扩散着与形成源极区域或漏极区域的杂质的导电类型相反的杂质(下面，将扩散着相反导电类型的杂质的区域称作“袋状杂质区域”)。
而且，若推进源极及漏极扩张区域的浅接合，则能够期待抑制短沟道效应(reverse short channel effect)。这是因为，抑制了来自源极及漏极扩张区域的耗尽层向MOS晶体管的沟道区域延伸，由栅电极产生的电场几乎控制沟道区域。其结果，能够减小当MOS晶体管处于断开状态时产生的源极区域及漏极区域之间的漏电流。
因此，通过用于对源极及漏极用杂质进行活化处理的热处理，而防止杂质扩散，所以提出了杂质活化法(例如，专利文献1)，该杂质活化法组合了对源极及漏极区域的非晶态处理和LSA(laser Spike Anneal：激光尖峰式退火)或者FLA(flash lamp anneal)等短时间热处理。此外，通过离子注入用于源极及漏极区域用的杂质以及离子注入锗(Ge)等对于硅衬底来说成为中性的原子等，从而使上述源极及漏极区域处于非晶态。
而且，也提出了如下的活化杂质的方法，即，将均匀地对源极及漏极区域进行非晶态处理的方法与上述的杂质活化法组合的方法(例如，专利文献2)。
专利文献1：JP特表2001-509316号
专利文献2：JP特表2005-510871号
发明内容
(发明所要解决的问题)
一方面，袋状杂质区域对抑制短沟道效应起到重要的作用。从而，希望源极及漏极扩张区域的浅接合，并且不仅限于此，还希望防止包含在袋状杂质区域的杂质的再扩散以及杂质活化的提高。
其原因是，MOS晶体管的袋状杂质区域抑制耗尽层从源极及漏极区域的杂质扩散深的区域向沟道区域延伸。而且，袋状杂质区域抑制在源极区域、栅电极的正下方的衬底区域以及漏极区域所引起的寄生双极的动作。
但是，针对上述袋状杂质区域，若采用上述非晶态的方法，则非晶态层蔓延至MOS晶体管的沟道部。这是因为袋状杂质区域具有向上述沟道区域蔓延的部分的缘故。从而，在杂质被活化之后，沟道区域的晶格也残留紊乱，MOS晶体管的载流子的迁移率下降等，因此成为MOS晶体管的特性下降的原因。
本发明的目的在于，提供一种具有如下特征的半导体器件的制造方法，即，实现防止MOS晶体管的袋状杂质区域内所包含的杂质的再扩散以及杂质活化的提高，同时抑制MOS晶体管的特性降低。
(用于解决问题的方法)
本发明的半导体器件的制造方法是具有MOS晶体管的制造方法具，其具有下述特征，从而能够解决上述问题，该半导体器件其特征在于，包括：第一杂质导入工序，向MOS晶体管的源极及漏极区域导入杂质，其中，所述MOS晶体管的源极及漏极区域具有与MOS晶体管的沟道区域相邻的源极及漏极扩张区域；第二杂质导入工序，向袋状杂质区域导入杂质，所述袋状杂质区域在晶体半导体衬底内从源极及漏极扩张区域的底部向深度方向形成；表面层形成工序，以与源极及漏极扩张区域和袋状杂质区域重叠的方式，在半导体衬底的表面形成非晶态表面层；再结晶工序，其利用固相外延法对非晶态表面层进行再结晶处理。
(发明的效果)
本发明具有如下的特征，即，以与MOS晶体管的源极及漏极扩张区域和袋状杂质区域重叠的方式形成非晶态层，并且施加可引起固相外延现象的低温热处理。若这样，能够实现包含在袋状杂质区域内的杂质再扩散以及提高杂质的活化。而且，也能够实现包含在源极及漏极扩张区域内的杂质的活化提高。从而，由于MOS晶体管的源极及漏极扩张区域的电阻减小，因此作为整体能够抑制MOS晶体管的特性变弱。
附图说明
图1A至图1C是用于说明通过低温固相外延生长进行的杂质活化工序的图。
图2A至图2D是用于说明MOS晶体管的制造工序的图。
图3A至图3E是用于说明第一实施例的半导体器件的制造方法的图。
图4A至图4E是用于说明第一实施例的半导体器件的制造方法的图。
图5A至图5F是用于说明第二实施例的半导体器件的制造方法的图。
图6A至图6E是用于说明第二实施例的半导体器件的制造方法的图。
图7A至图7F是用于说明第三实施例的半导体器件的制造方法的图。
图8A至图8E是用于说明第三实施例的半导体器件的制造方法的图。
图9A至图9F是用于说明第四实施例的半导体器件的制造方法的图。
图10A至图10E是用于说明第四实施例的半导体器件的制造方法的图。
附图标记的说明
1非晶态离子注入工序
2杂质离子注入工序
3低温热处理工序
4非晶态离子注入
5半导体衬底
6杂质层
7非晶态表面层
8箭头
10栅电极形成工序
11一次性侧壁(Disposable side wall)形成工序
12向源极及漏极区域注入杂质的工序
13a、13b活化RTA
14一次性侧壁除去工序
15补偿隔离物(offset space)形成工序
16向袋状(pocket)杂质区域注入杂质的工序
17非晶态离子注入工序
18向源极及漏极扩张区域注入杂质的工序
19半导体衬底
20元件分离区域
21栅电极
22杂质扩散深的区域
23一次性侧壁
24补偿隔离物
25源极及漏极扩张区域
26袋状杂质区域
27非晶态区域
30栅电极形成工序
31一次性侧壁形成工序
32向源极及漏极注入杂质的工序
33活化RTA工序
34一次性侧壁除去工序
35元件分离区域
36半导体衬底
37栅电极
38一次性侧壁
39杂质扩散深的区域
40补偿隔离物形成工序
41非晶态离子注入工序
42向袋状区域注入杂质的工序
43向源极及漏极扩张区域注入杂质的工序
44SPER工序
45侧壁形成工序
46硅化物形成工序
47补偿隔离物
48非晶态层
49袋状杂质区域
50源极及漏极扩张区域
51侧壁
52硅化物层
55在整个面形成非晶态层的工序
56栅电极形成工序
57一次性侧壁形成工序
58向源极及漏极区域注入杂质的工序
59一次性侧壁除去工序
60补偿隔离物形成工序
61半导体衬底
62元件分离区域
63非晶态层
64栅电极
65一次性侧壁
66杂质扩散深的区域
67补偿隔离物
68向袋状区域注入杂质的工序
69向源极及漏极扩张区域注入杂质的工序
70SPER工序
71侧壁形成工序
72硅化物形成工序
73袋状杂质区域
74源极及漏极扩张区域
75侧壁
76硅化物层
80栅电极形成工序
81一次性侧壁形成工序
82向源极及漏极注入杂质的工序
83一次性侧壁除去工序
84补偿隔离物形成工序
85半导体衬底
86元件分离区域
87栅电极
88一次性侧壁
89杂质扩散深的区域
90补偿隔离物
91向袋状杂质区域注入杂质的工序
92活化RTA工序
93非晶态离子注入工序
94向源极及漏极扩张区域注入杂质的工序
95SPER工序
96侧壁形成工序
97硅化物形成工序
98袋状杂质区域
99源极及漏极扩张区域
100非晶态层
101侧壁
102硅化物层
105栅电极形成工序
106一次性侧壁形成工序
107向源极及漏极电桥(bridge)区域注入杂质的工序
108附加侧壁形成工序
109向源极及漏极区域注入杂质的工序
110活化RTA工序
111一次性侧壁除去工序
112半导体衬底
113元件分离区域
114栅电极
115一次性侧壁
116源极及漏极电桥(bridge)区域
117附加侧壁
118杂质扩散深的区域
119补偿隔离物形成工序
120非晶态离子注入工序
121向袋状杂质区域注入杂质的工序
122向源极及漏极扩张区域注入杂质的工序
123SPER工序
124侧壁形成工序
125硅化物形成工序
126补偿隔离物
127非晶态层
128源极及漏极扩张区域
129袋状杂质区域
130侧壁
131硅化物层
具体实施方式
下面，对本发明的第一实施例、第二实施例、第三实施例以及第四实施例进行说明。
(第一实施例)
第一实施例是涉及一种半导体器件的制造方法的实施例，该半导体器件的制造方法的目的在于，在MOS晶体管具有“源极扩张区域”、“漏极扩张区域”以及“袋状(pocket)杂质区域”的情况下，通过会发生固相外延程度的热处理，对源极区域、漏极区域以及袋状杂质区域的杂质进行活化处理，而且其特征在于在形成栅电极之后形成非晶态层。
此外，“源极扩张区域”或者“漏极扩张区域”是源极及漏极区域的一部分，即，是指与MOS晶体管的沟道区域相邻，而且杂质扩散浅的区域。而且，“袋状杂质区域”是“源极扩张区域”或者“漏极扩张区域”正下方的区域，即，是指扩散着具有与构成源极区域或漏极区域的杂质的导电类型相反的杂质的区域。
而且，非晶态层是指原子无序地沉积的层，也称为无定形层。但是，在本实施例中，非晶态层也残留有一些晶格。
而且，由图1A至图1C来说明通过低温固相外延生长进行的杂质活化处理工序。而且，用图2A至图2D来说明如下的问题，即，为了制造MOS晶体管，在采用通过低温固相外延生长进行的杂质活化处理工序的情况下所存在的问题。然后，使用图3A至图3E以及图4A至图4E来说明第一实施例。
图1A至图1C是用于说明通过低温固相外延生长(SPER：Solid PhaseEpitaxial Regrowth)进行的杂质活化处理工序的图。
图1A是表示通过低温固相外延生长进行的杂质活化处理工序的图。而且，图1A示出了通过低温固相外延生长进行的杂质活化处理工序包括非晶质化离子注入工序1、杂质离子注入工序2以及以可发生固相外延程度进行热处理的低温热处理工序3。
图1B是用于说明非晶态离子注入工序1以及杂质离子注入工序2的图。而且，图1B示出了非晶态离子注入4、半导体衬底5、杂质层6以及非晶态表面层7。
因此，非晶态离子注入工序1是为了形成非晶态表面层7，破坏半导体衬底5的晶体，由此对原子或分子进行离子化处理，并对半导体衬底5进行非晶态离子注入4。此外，在硅晶体衬底上形成非晶态表面层7的情况下，例如能够使用在元素周期表的同族原子中质量重的锗(Ge)、硅(Si)等。而且，即使进入到硅晶体也是惰性原子，因此能够使用质量重的氩(Ar)等。
而且，杂质离子注入工序2是为了形成杂质层6，对杂质进行离子化处理，并对半导体衬底5进行杂质离子注入的工序。
此外，在非晶质化离子注入工序1和杂质离子注入工序2中先进行哪一个工序都可以。而且，在要形成非晶态表面层7的区域和形成了杂质层6的区域相同的情况下，通过离子注入用于形成杂质层6的杂质，也可以形成非晶态表面层7。即，杂质离子注入工序2也可以兼备非晶态离子注入工序1。
图1C是用于说明以会发生固相外延的程度进行热处理的低温热处理工序2的图。而且，图1C示出了半导体衬底5、杂质层6以及表示再结晶方向的箭头8。于是，在图1B的工序结束之后，低温热处理工序2以大致500℃至650℃左右的低温进行几分钟至几小时的热处理。通过上述低温热处理，从晶体衬底向箭头8方向延续着晶体衬底的性质，推进着非晶态表面层7的再结晶处理，从而该再结晶处理到达至半导体衬底的表面。此外，能够进行上述再结晶处理是因为会引起了固相外延现象的缘故。
通常，为了杂质层6内的杂质的活化，需要进行约900℃以上的高温热处理。但是，如上所述地重叠形成非晶态表面层7和杂质层6而且发生了固相外延现象，在这种情况下，尽管是600℃左右的低温热处理，但是杂质层6内的杂质超过固溶界限而被活化。这是由于若发生固相外延现象，则杂质以非平行状态进入晶格中，从而杂质被活化。而且，在以会发生固相外延的程度进行热处理的低温热处理工序2中，由于在低温下进行热处理，因此存在杂质不会热扩散的效果。
图2A至图2D是用于说明MOS晶体管的制造工序的图。而且，说明如下的问题，即，在MOS晶体管的制造工序中采用通过低温固相外延生长进行的杂质活化工序时所产生的问题。
图2A是表示使用了一次性侧壁(Disposable side wall)的MOS晶体管的制造工序的流程图。而且，MOS晶体管的制造工序包括：栅电极形成工序10，一次性侧壁形成工序11，向源极及漏极区域注入杂质的工序12，活化RTA(Rapid Thermal Anneal：快速热退火)工序13a，一次性侧壁除去工序14，补偿隔离物形成工序15，向袋状杂质区域注入杂质的工序16，非晶态离子注入工序17，向源极及漏极扩张区域注入杂质的工序18以及活化RTA工序13b。
在此，源极及漏极区域具有“杂质扩散深的区域”和“源极及漏极扩张区域”。而且，“源极及漏极扩张区域”是与MOS晶体管的沟道区域相邻的区域。而且，在“源极及漏极扩张区域”的正下方及沟道区域形成有“袋状杂质区域”。
图2B是用于说明栅电极形成工序10的图。而且，栅电极形成工序10包括；准备已形成元件分离区域20的半导体衬底19的工序，形成栅绝缘膜的工序，形成电极用导电层的工序和蚀刻电极用导电体层以形成MOS晶体管的栅电极21的工序。此外，半导体衬底19是硅晶体衬底。而且，电极导电层采用多晶硅(P-Si)。
图2C是用于说明以下工序的图，即一次性侧壁形成工序11、向源极及漏极区域注入杂质的工序12以及活化RTA工序13a。而且，图2C示出了半导体衬底19、元件分离区域20、杂质扩散深的区域22以及一次性侧壁23。
一次性侧壁形成工序11包括在形成栅电极21之后沉积氧化硅(SiO2)等绝缘层的工序以及进行各向异性蚀刻的工序。当进行一次性侧壁形成工序11时，在栅电极21的侧壁形成一次性侧壁23。
向源极及漏极区域注入杂质的工序12是向作为源极及漏极区域一部分的杂质扩散深的区域22离子注入杂质的工序。由于一次性侧壁23成为针对离子注入的掩模，所以在远离MOS晶体管沟道区域的区域形成杂质扩散深的区域22。在为形成于硅衬底上的N型MOS晶体管的情况下，使用砷(As)、磷(P)等在元素周期表中属于5族的原子或与该原子化合而成的分子来作为上述杂质。另一方面，在为形成于硅衬底上的P型MOS晶体管的情况下，使用硼(B)等在元素周期表中属于3族的原子或与该原子化合而成的BF2(氟化硼)等分子。
活化RTA工序13a是通过RTA装置以及尖峰式热处理(spike-RTA)以活化杂质的工序。
在此，所谓尖峰式热处理(spike-RTA)是指对半导体衬底进行的热处理，即，根据陡峭的温度梯度，到达至杂质活化温度的时间间隔为几百ms至几秒钟左右，而且返回至室温的时间间隔也是在几百ms至几秒钟左右的热处理。而且，由于保持在杂质活化温度的时间间隔几乎是0秒钟，因此spike-RTA的温度曲线为尖峰状。此外，杂质活化温度例如在900℃至1050℃左右的范围内。
图2D示出了一次性侧壁除去工序14、补偿隔离物形成工序15、向袋状杂质区域注入杂质的工序16、非晶态离子注入工序17、向源极及漏极扩张区域注入杂质的工序18以及活化RTA工序13b。而且，图2D示出了半导体衬底19、元件分离区域20、杂质扩散深的区域22、补偿隔离物24、源极及漏极扩张区域25、袋状杂质区域26以及非晶态区域27。
一次性侧壁除去工序14是通过各向同性蚀刻除去一次性侧壁23的工序。
补偿隔离物形成工序15包括在一次性侧壁除去工序14之后沉积氧化硅(SiO2)等绝缘膜的工序以及进行各向异性蚀刻的工序。其结果，补偿隔离物24形成在栅电极21的侧壁。在此，补偿隔离物24的宽度比一次性侧壁23的宽度小。而且，之所以采用补偿隔离物24，是为了制作出仅填补栅电极29的宽度(为了补偿)以使其变粗的隔离物。
此外，形成补偿隔离物24是为了将补偿隔离物24作为在后述的向源极及漏极扩张区域25离子注入杂质时的掩模。若这样，能够控制注入到源极及漏极扩张区域25的杂质向MOS晶体管的沟道区域蔓延。
向袋状杂质区域注入杂质的工序16是向袋状杂质区域26离子注入杂质的工序。而且，袋状杂质区域26与源极及漏极扩张区域25的底部连接，而且其从该底部向衬底的深度方向配置。然而还存在如下的情况，即，在向袋状杂质区域26离子注入杂质之际，由于倾斜地对衬底表面进行离子注入，因此不仅限于源极及漏极扩张区域25下方，用于袋状杂质区域26的杂质也蔓延至侧表面方向。在此，用于形成袋状杂质区域26的杂质具有与构成源极及漏极区域的杂质相反的导电类型。例如，构成N型晶体管的源极区域或者漏极区域的杂质为砷(As)、锑(Sb)等，另一方面，构成袋状杂质区域26的杂质为硼(B)、铟(In)等，其中，该N型晶体管形成在硅半导体上。
非晶态离子注入工序17是为了形成非晶态区域27，对破坏半导体衬底19的结晶的原子或分子进行离子化处理，并对半导体衬底19进行非晶态离子注入的工序。在此，非晶态区域27的深度比源极及漏极扩张区域25的深度深，而且未到达至袋状杂质区域26的底部。
向源极及漏极扩张区域注入杂质的工序18是向源极及漏极扩张区域25注入与杂质扩散深的区域22的杂质相同种类的杂质的工序。
活化RTA工序13b是通过RTA装置的尖峰式热处理，对包含在源极及漏极扩张区域25及袋状杂质区域26内的杂质进行活化处理的工序。
此外，活化RTA工序13b中的尖峰式热处理与活化RTA工序13a中的尖峰式热处理是相同的热处理。然而，其不同点在于，为了抑制杂质的再扩散，比活化RTA工序13a的热处理的温度稍低。
根据图2A至图2D的MOS晶体管的制造工序，袋状杂质区域26因非晶态离子注入而未被变成非晶态。这是因为，在对袋状杂质区域26进行非晶态离子注入的情况下，由于袋状杂质区域26的一部分向MOS晶体管的沟道区域蔓延，因此使MOS晶体管的沟道区域的晶格状态恶化。即，这是因为MOS晶体管的沟道区域的晶格状态恶化引起MOS晶体管的特性劣化。
而且，根据图2A至图2D的MOS晶体管的制造工序，为了对袋状杂质区域26的杂质进行活化，需要约900℃以上的温度。若这样，伴随着袋状杂质区域26的杂质活化，包含在源极及漏极扩张区域25的杂质进行再扩散。从而，在源极及漏极扩张区域25的边界，不能得到杂质浓度急剧地上升的杂质分布。
通过上述工序，来自源极及漏极扩张区域25的杂质向MOS晶体管的沟道区域蔓延，因而MOS晶体管的特性劣化。
图3A至图3E以及图4A至图4E是用于说明第一实施例的半导体器件的制造方法的图。
图3A是示出了第一实施例的半导体器件的制造方法的流程图的前半部分的图。而且，第一实施例的半导体器件的制造方法包括：栅电极形成工序30，一次性侧壁形成工序31，向源极及漏极区域注入杂质的工序32，活化RTA工序33以及一次性侧壁除去工序34。
图3B是用于说明栅电极形成工序30的图。而且，栅电极形成工序30包括：准备已形成元件分离区域35的半导体衬底36的工序，形成栅绝缘膜的工序，形成栅电极37用导电层的工序和蚀刻栅电极37用导电层以形成MOS晶体管的栅电极37的工序。
准备已形成元件分离区域35的半导体衬底36的工序是于半导体衬底36形成槽并向该槽填埋绝缘膜的工序。
形成栅绝缘膜的工序是在氧环境中通过对半导体衬底36进行的热氧化处理从而形成栅氧化膜的工序。
形成栅电极37用导电层的工序是通过CVD(chemical vapor deposition：化学气相沉积)法在半导体衬底36上沉积导电层的工序。在此，优选例如多晶硅(P-Si)层作为导电层。
蚀刻栅电极37用导电层以形成MOS晶体管的栅电极37的工序包括通过光刻法在导电层，即多晶硅(P-Si)层上形成栅电极37用抗蚀图案的工序。而且，还包括将该栅电极37用抗蚀图案作为掩模对导电层进行蚀刻的工序。其结果形成了栅电极37。
图3C是用于说明一次性侧壁形成工序31的图。而且，图3C示出了一次性侧壁38。
一次性侧壁形成工序31包括以固定的厚度沉积绝缘膜的工序以及对该绝缘膜进行各向异性蚀刻的工序。其结果，在栅电极37的侧壁形成一次性侧壁38。此外，将其作为一次性侧壁是因为不将上述一次性侧壁38留到最终工序，如后述那样将其处理(一次性)。
图3D是用于说明向源极及漏极注入杂质的工序32以及活化RTA工序33的图。而且，图3D示出了杂质扩散深的区域39。
源极及漏极区域由后述的源极及漏极扩张区域和杂质扩散深的区域39构成。而且，例如在为形成于半导体衬底上的N型MOS晶体管的情况下，构成源极及漏极区域的杂质为砷(As)、磷(P)等在元素周期表中属于5族的原子或者与该原子化合而成的分子。另一方面，在为形成在半导体衬底上的P型MOS晶体管的情况下，构成源极及漏极区域的杂质为硼(B)等在元素周期表中属于3族的原子或者与该原子化合而成的BF2(氟化硼)等分子。
因此，向源极及漏极区域注入杂质的工序32是通过离子注入装置，向包含于源极及漏极区域内的杂质扩散深的区域39注入离子化处理过的杂质。
进行活化RTA的工序33与在图2D的说明中所记载的进行活化RTA的工序相同。
而且，若首先对包含在杂质扩散深的区域39内的杂质进行活化，则具有如下的效果，即，能够单独地对包含在需要浅接合的源极及漏极扩张区域内的杂质进行所需的热处理。这样具有以下的效果，在用于对包含在源极及漏极扩张区域的杂质进行活化的热处理中，包含在杂质扩散深的区域的杂质被活化，并且无需提高热处理温度以及增加热处理时间。
此外，也可以在后述的一次性侧壁除去工序34之后，进行活化RTA的工序33。
图3E是用于说明一次性侧壁去除工序34的图。而且，一次性侧壁除去工序34是通过各向同性蚀刻工艺除去一次性侧壁38的工序。
图4A是示出了第一实施例的半导体衬底的制造方法的流程图的后半部分的图。而且，第一实施例的半导体器件的制造方法包括：补偿隔离物形成工序40，非晶态离子注入工序41，向袋状杂质区域注入杂质的工序42，向源极及漏极扩张区域注入杂质的工序43，SPER工序44，侧壁形成工序45以及硅化物形成工序46。
图4B是用于说明补偿隔离物形成工序40的图。而且，补偿隔离物形成工序40由以固定膜厚沉积绝缘膜的工序以及进行各向异性蚀刻的工序构成。其结果，在栅电极37的侧壁形成了补偿隔离物47。
在此，补偿隔离物47的宽度比一次性侧壁38的宽度小。而且，之所以采用补偿隔离物47是为了作出仅填补(为了补偿)栅电极37的宽度以使其变粗的间隙。
此外，形成补偿隔离物47是为了将补偿隔离物47作为在向后述的源极及漏极扩张区域50离子注入杂质之际的掩模。若这样，能够抑制注入到源极及漏极扩张区域50的杂质向MOS晶体管的沟道区域蔓延。
图4C是用于说明非晶态离子注入工序41、向袋状杂质区域注入杂质的工序42、向源极及漏极扩张区域注入杂质的工序43以及SPER工序44的图。而且，图4C示出了非晶态层48、袋状杂质区域49以及源极及漏极扩张区域50。
非晶态离子注入工序41是通过离子注入装置向晶体半导体表面注入已进行过离子化处理的原子或分子，从而在晶体半导体表面形成非晶态层的工序。此外，成为非晶态状态是因为半导体晶体因离子注入而被破坏的缘故。
与图2A的非晶态层的不同点在于，上述非晶态层48的深度比袋状杂质区域49的深度深。而且，即使形成有上述非晶态层48的区域当以平面的方式观看时与袋状杂质区域49的整体区域相同，但与与图2A的非晶态层也不同。
而且，在形成袋状杂质区域49及源极及漏极扩张区域50之前形成非晶态层48是为了在通过离子注入法向袋状杂质区域41等导入杂质时防止发生沟流(channeling)现象。沟流现象是指，打入到阻止进行过离子注入的离子进入的力弱的部分，即进入到构成半导体晶体的原子之间部分中的离子向半导体衬底的进入距离变长的现象。
但是，为了对半导体晶体进行非晶化处理的而使用的原子或者分子与给半导体带来导电特性的杂质原子或分子不一样。这是因为在预定之外的半导体表面部分形成导电层的原故。然而，为了对形成导电层的部位进行非晶化处理可考虑将表示该导电类型的杂质原子离子注入的方法。
从而，例如在硅晶体衬底的表面形成非晶态层的情况下，可使用同族原子的质量重的锗(Ge)等。或者，使用即使进入硅晶体也是惰性原子的质量重的氩(Ar)等。
向袋状杂质区域注入杂质的工序42是对用于形成袋状杂质区域49的杂质原子或分子进行离子化处理并通过离子注入装置向袋状杂质区域49进行注入的工序。而且，袋状杂质区域49与源极及漏极扩张区域50的底部连接，而且袋状杂质区域49从该底部向衬底深度方向形成。然而存在如下的情况，即，在向袋状杂质区域49离子注入杂质之际，由于向衬底表面倾斜地进行离子注入，因此不仅仅在源极及漏极扩张区域50的下方，用于袋状杂质区域26的杂质也向侧表面方向蔓延。
在此，用于形成袋状杂质区域49的杂质与构成源极及漏极区域的杂质具有相反导电类型。例如，构成N型晶体管的源极区域或漏极区域的杂质为砷(As)等，另一方面，构成袋状杂质区域49的杂质为硼(B)等，其中，该N型晶体管形成在硅半导体上。
此外，表示N型导电类型的源极及漏极区域和表示P型导电类型的P型硅衬底作为双极(bipolar)元件起到作用，并且在源极及漏极区域之间有时由双极动作产生漏电流。因此，袋状杂质区域49的作用是使与上述源极及漏极区域相邻的P型硅衬底的杂质浓度变大。而且，袋状杂质区域41起到提高上述双极元件动作开始的阈值的作用。
向源极及漏极扩张区域注入杂质的工序43是通过离子注入装置，将已进行离子化处理的用于形成源极及漏极扩张区域50的杂质原子或杂质分子注入的工序。而且，源极及漏极扩张区域50以与MOS晶体管的沟道区域相邻的方式设置，并且其成为源极及漏极区域的一部分。而且，源极及漏极扩张区域50的深度为0.01μm或者0.02μm左右。从而，为了形成源极及漏极扩张区域50，使离子注入装置在进行离子注入时的加速电压小，例如在离子注入砷(As)的情况下使加速电压为2KeV左右，在离子注入硼(B)的情况下使加速电压为0.5KeV左右。
SPER工序44与图1所示的低温热处理工序相同。根据SPER工序44，虽然是低温热处理，但是包含在袋状杂质区域49的杂质以及包含在源极及漏极扩张区域50的杂质仍被活化。这是因为图1所示的低温热处理工序和上述SPER工序44起到相同的效果。
图4D是用于说明侧壁形成工序45的图。而且，图4D示出了侧壁51。
侧壁形成工序45由以固定厚度沉积绝缘膜的工序和进行各向异性蚀刻的工序构成。其结果形成了侧壁51。
图4E是用于说明侧壁形成工序46的图。而且，图4E示出了硅化物层52。
硅化物形成工序46包括：以固定厚度沉积金属层的工序，进行使金属层与硅发生反应的热处理的工序以及除去为反应的金属层的工序。其结果形成了硅化物层52。
此外，在图3A至图3E以及图4A至图4E中，为了向源极及漏极扩张区域50导入杂质，进而使用了离子注入装置，但是也可以采用如下的方法，通过等离子体装置等对杂质进行离子化处理，并且通过外加偏压(bias)向半导体衬底导入杂质的方法。而且，为了向源极及漏极区域扩散杂质，在沉积了含有较多杂质的材料之后，也可以采用施加热处理使其扩散的固相扩散法。
根据图3A至图3E以及图4A至图4E，第一实施例的半导体器件的制造方法是具有MOS晶体管的半导体器件的制造方法，而且包括形成非晶态层48的工序，此工序使半导体衬底的表面具有袋状杂质区域49和源极及漏极扩张区域50。而且，第一实施例的半导体器件的制造方法包括为了形成袋状杂质区域49而导入杂质的工序。此外，第一实施例的半导体器件的制造方法包括向作为比袋状杂质区域49的深度浅的区域且与MOS晶体管的沟道区域相邻的源极及漏极扩张区域导入杂质的工序。另外，第一实施例的半导体器件的制造方法包括通过固相外延法对非晶态层48进行再结晶处理，同时对包含于袋状杂质区域49的杂质和包含于源极及漏极扩张区域50的杂质进行活化处理的工序。而且，第一实施例的半导体器件的制造方法包括形成MOS晶体管的栅绝缘膜并且形成MOS晶体管的栅电极的工序。此外，对于非晶态层的形成以及杂质的导入能够采用离子注入法。
这样，一般地，若形成具有超过袋状杂质区域49的底部的非晶态层48，则具有该袋状杂质区域49的MOS晶体管的特性发生劣化。由于非晶态层48也向沟道区域蔓延，即使在热处理工序中被再结晶，残留晶格的紊乱，因此MOS晶体管的载流子的迁移率下降。
但是，在采用第一实施例的半导体器件的制造方法的情况下，由于以包括袋状杂质区域49及源极及漏极扩张区域50的方式形成非晶态层48，因此通过可引起固相外延的热处理，能够对包括在上述区域的杂质进行活化处理。
从而，第一实施例的半导体器件的制造方法具有如下的效果，包含于袋状杂质区域49及源极及漏极扩张区域50的杂质超过固溶界限而进入晶体内，因此减小源极及漏极扩张区域50的电阻。若这样，能够通过源极及漏极扩张区域50的电阻变小，填补因MOS晶体管的载流子的迁移率降低而导致MOS晶体管的导通电阻劣化，并且MOS晶体管的导通电阻变大。
而且，第一实施例的半导体器件的制造方法具有能够以低温活化包含于袋状杂质区域49内的杂质和包含于源极及漏极扩张区域50内的杂质的效果。若这样，则能够将源极及漏极扩张区域50的杂质接合深度变浅，而且能够使边界部分的杂质分布变陡峭。而且，由于能够将袋状杂质区域49的活化杂质浓度保持在高浓度，因此能够抑制因双极模式而引起的源极区域和漏极区域之间的漏电流。
(第二实施例)
第二实施例为了达成与第一实施例相同的目的而涉及一种半导体器件的制造方法，其特征在于，在形成栅电极之前事先形成非晶态层。
此外，非晶态层是指无序地沉积有原子的层，而且也指无定形层。然而，在本实施例中，非晶态层也残留有一些晶格。
图5A至图5F及图6A至图6E是用于说明半导体器件的制造方法的图。
图5A示出了实施例2的半导体器件的制造方法的流程图的前半部分。而且，图5A示出了第二实施例的半导体器件的制造方法包括以下的工序，即，在整个面形成非晶态层的工序55、栅电极形成工序56、一次性侧壁形成工序57、向源极及漏极区域注入杂质的工序58、一次性侧壁除去工序59以及补偿隔离物形成工序60。
图5B是用于说明在整个面形成非晶态层的工序55及栅电极形成工序56的图。而且，图5B示出了半导体衬底61、元件分离区域62、非晶态层63以及栅电极64。
在整个面形成非晶态层的工序55由准备已形成元件分离区域62的半导体衬底61的工序和形成非晶态层63的工序构成。
准备已形成元件分离区域62的半导体衬底61的工序与图3B的准备半导体衬底的工序相同。
形成非晶态层63的工序是通过离子注入装置向晶体半导体表面注入已被离子化的原子或者分子，从而在晶体半导体表面形成非晶态层的工序。而且，与图4C的非晶态离子注入工序相同地，例如在硅晶体衬底的表面形成非晶态层63的情况下，离子注入的原子或分子可使用同族原子的质量重的锗(Ge)等。或者，可使用即使进入硅晶体也是惰性原子的质量重的氩(Ar)等。
然而，图5B的非晶态层63的深度与图4C的非晶态层的深度的不同点在于，超过袋状杂质区域的深度，而且在源极及漏极区域比杂质扩散深的区域的深度还深。而且，不同点还在于，图5B的形成非晶态层63的工序在形成栅电极64之前进行。
形成栅电极的工序56由以下工序构成，即形成栅绝缘膜的工序、形成栅电极64用导电层的工序以及蚀刻栅电极64用导电层进而形成MOS晶体管栅电极64的工序。
在此，上述的形成栅绝缘膜的工序需要在不使非晶态层63结晶的低温下进行。例如，优选地以低温沉积介电常数大的绝缘膜即所谓的High-k膜从而形成栅绝缘膜。
另一方面，形成栅电极64用导电层的工序以及蚀刻栅电极64用导电层进而形成MOS晶体管栅电极64的工序与图3B所示的工序相同。然而，不同点在于，在沉积栅电极64用导电层之际，需以不使非晶态层63结晶的低温进行。例如，优选地在栅电极64用导电层采用金属，并且实现在低温下进行沉积栅电极64用导电层的CVD(chemical vapor deposition：化学气相沉积)工序。而且，优选地将栅电极64用导电层作为金属，并且实现在低温下进行溅射法。
图5C是用于说明一次性侧壁形成工序57的图。而且，图5C示出了一次性侧壁65。
一次性侧壁形成工序57与图3C的工序的相同点在于，由以固定的厚度沉积绝缘膜的工序和对该绝缘膜进行各向异性蚀刻的工序构成。
图5D是用于说明向源极及漏极区域注入杂质的工序58的图。而且，图5D示出了杂质扩散深的区域66。
在此，源极及漏极区域由后述的源极及漏极扩张区域和杂质扩散深的区域66构成。因此，用图5D说明的工序是向杂质扩散深的区域66注入杂质的工序。此外，能够想到使离子注入的杂质种类与图3D所说明的杂质相同，N型晶体管使用N型杂质，而P型晶体管使用P型杂质。
图5E是用于说明一次性侧壁除去工序59的图。而且，一次性侧壁除去工序59是通过进行各向同性蚀刻除去一次性侧壁65的工序。
图5F是用于说明补偿隔离物形成工序60的图。而且，图5F示出了补偿隔离物67。
补偿隔离物形成工序60与图4B的补偿隔离物形成工序相同。
图6A示出了第二实施例的半导体器件的制造方法的流程图的后半部分。而且，第二实施例的半导体器件的制造方法包括以下工序，向袋状杂质区域注入杂质的工序68、向源极及漏极扩张区域注入杂质的工序69、SPER工序70、侧壁形成工序71以及硅化物形成工序72。
图6B是用于说明向袋状杂质区域注入杂质的工序68的图。而且，图6B示出了袋状杂质区域73。
向袋状杂质区域注入杂质的工序68是对杂质原子或杂质分子进行离子化处理并通过离子注入装置向袋状杂质区域73注入的工序。而且，袋状杂质区域73与源极及漏极扩张区域的底部连接，而且袋状杂质区域73位于从该底部向衬底深处的位置。然而，由于在向袋状杂质区域73离子注入杂质之际，向衬底表面倾斜地进行离子注入，因此不仅限于源极及漏极扩张区域74的下方，在侧表面方向上也存在用于袋状杂质区域73的杂质蔓延的情况。
图6C是用于说明向源极及漏极扩张区域注入杂质的工序69及SPER工序70的图。而且，图6C示出了源极及漏极扩张区域74。
向源极及漏极扩张区域注入杂质的工序69是对用于形成源极及漏极扩张区域74的杂质原子或杂质分子进行离子化处理并通过离子注入装置进行注入的工序。而且，以相邻于MOS晶体管的沟道区域的方式设置有源极及漏极扩张区域74，而且源极漏极扩张区域74成为源极及漏极区域的一部分。
SPER工序70与图1所示的低温热处理工序相同。根据SPER工序70，虽然是低温热处理，但是包含在袋状杂质区域73的杂质以及包含在源极及漏极扩张区域74的源极及漏极区域的杂质仍被活化。这是因为上述SPER工序70起到与图1所示低温热处理工序相同的效果的原故。
图6D是用于说明侧壁形成工序71的图。而且，图6D示出了侧壁75。
侧壁形成工序71由以固定厚度沉积绝缘膜的工序和进行各向异性蚀刻的工序构成。其结果，形成了侧壁75。图6E是用于说明硅化物形成工序72的图。而且，图6E示出了硅化物层76。
硅化物形成工序72由以下工序构成，即以固定厚度沉积金属层的工序和进行使金属层与硅反应的热处理的工序以及除去未反应的金属层的工序。其结果，形成了硅化物层76。
此外，在图5A至图5F及图6A至图6E中，为了向源极及漏极扩张区域74注入杂质而使用离子注入装置，但是也可以采用如下方法，即，通过等离子体装置等对杂质进行离子化处理，并通过外加偏压向半导体衬底导入杂质的方法。而且，也可以采用如下的方法，即为了向源极区域或漏极区域扩散杂质，在将包含较多杂质的材料沉积之后，施加热处理使其扩散的固相扩散法。
根据图5A至图5F及图6A至图6E，第二实施例的半导体器件的制造方法是具有MOS晶体管的半导体器件的制造方法，而且包括在准备了已形成元件分离区域的半导体衬底之后形成非晶态层63的工序，其中，形成非晶态层63是为了使半导体衬底的表面包括袋状杂质区域73、源极及漏极扩张区域74以及较深地扩散有包含于源极及漏极区域的杂质的区域66。
而且，第二实施例的半导体器件的制造方法包括为了形成杂质扩散深的区域66而导入杂质的工序。
另外，第二实施例的半导体器件的制造方法包括为了形成袋状杂质区域73而导入杂质的工序。
此外，第二实施例的半导体器件的制造方法包括向作为比袋状杂质区域73的深度浅的区域的与MOS晶体管的沟道区域相邻的源极及漏极扩张区域74导入杂质的工序。
而且，第二实施例的半导体器件的制造方法包括如下工序，通过固相外延法再结晶非晶态表面层，并且同时对包含于袋状杂质区域73的杂质、包含于源极及漏极扩张区域74的杂质以及杂质扩散深的区域59的杂质进行活化处理。
进一步地，第二实施例的半导体器件的制造方法包括形成MOS晶体管的栅绝缘膜并形成MOS晶体管的栅电极的工序。此外，针对非晶态层63的形成及杂质的导入能够采用离子注入法。
这样，一般地，若在半导体表面的整个面形成非晶态层63，然后形成MOS晶体管，则该MOS晶体管的特性发生劣化，其中，该非晶态层63的深度超过作为源极及漏极区域的杂质扩散深的区域66的深度。这是因为在非晶态层63内形成沟道区域，即使在热处理工序中进行再结晶，在沟道区域也残留晶格的紊乱的原故。即，因为MOS晶体管的载流子的迁移率下降的原故。
但是，在采用第二实施例的半导体器件的制造方法的情况下，由于以包括袋状杂质区域73及源极及漏极扩张区域74的方式形成有非晶态层63，因此通过可引起固相外延的热处理，能够使包括在上述区域内的杂质被活化。
从而，第二实施例的半导体器件的制造方法具有如下的效果，即，由于包含在袋状杂质区域73和源极及漏极扩张区域74内的杂质超过固溶界限进入晶体内，因此源极及漏极扩张区域62的电阻变小。若这样，通过源极及漏极扩张区域74的电阻变小来填补MOS晶体管的载流子的迁移率降低所导致的MOS晶体管的导通电阻的劣化，从而MOS晶体管的导通电阻变大。
而且，第二实施例的半导体器件的制造方法具有如下的效果，即能够以低温活化包含在袋状杂质区域73内的杂质和包含在源极及漏极扩张区域74内的杂质。若这样则具有如下的效果，即不使包含在袋状杂质区域73内的杂质和包含在源极及漏极扩张区域74内的杂质再扩散。若这样，能够使源极及漏极扩张区域74的杂质接合深度变浅，而且能够使边界部分的杂质分布成陡峭。而且，由于能够使袋状杂质区域73的杂质浓度保持在高浓度，因此能够抑制因双极动作引起的源极区域与漏极区域之间的漏电流。
(第三实施例)
第三实施例涉及一种半导体器件的制造方法，该半导体器件的制造方法的特征在于，在向源极扩张区域或漏极扩张区域导入杂质之前，事先形成非晶态层，其目的在于，使包含在源极扩张区域或漏极扩张区域内的杂质处于固溶度以上的活化状态。
此外，非晶态层是指无序地沉积有原子的层，也指无定形(solid solubility)层。然而，在本实施例中，非晶态层也残留有一些晶格。
图7A至图7F及图8A至图8E是用于说明第三实施例的半导体器件的制造方法的图。
图7A示出了第二实施例的半导体器件的制造方法的流程的前半部分。而且，第三实施例的半导体器件的制造方法包括以下工序，即，栅电极形成工序80、一次性侧壁形成工序81、向源极及漏极注入杂质的工序82、一次性侧壁除去工序83以及补偿隔离物形成工序84。
图7B是用于说明栅电极形成工序80的图。而且，图7B示出了半导体衬底85、元件分离区域86以及栅电极87。
栅电极形成工序80由如下工序构成，即，准备已形成元件分离区域86的半导体衬底85的工序、形成栅绝缘膜的工序、形成栅电极87用导电层的工序以及蚀刻栅电极87用导电层从而形成MOS晶体管的栅电极87的工序。
准备已形成元件分离区域86的半导体衬底85的工序与准备图5B的半导体衬底的工序相同。而且，形成栅电极87用导电层的工序以及蚀刻栅电极87用导电层从而形成MOS晶体管的栅电极87的工序与图5B所示的工序相同。
图7C是用于说明一次性侧壁形成工序81的图。而且，图7C示出了一次性侧壁88。
一次性侧壁形成工序81与图5C的工序相同点在于，一次性侧壁形成工序81由以固定厚度沉积绝缘膜的工序和对该绝缘膜进行各向异性蚀刻的工序构成。
图7D是用于说明向源极及漏极注入杂质的工序的图。而且，图7D示出了较深地扩所有杂质的区域89。在此，源极及漏极区域由后述的源极及漏极扩张区域和杂质扩散深的区域89构成。
因此，图7D所说明的工序是向杂质扩散深的区域89注入杂质的工序。此外，能够将被离子注入的杂质的种类想成与图5D所说明的杂质相同，并且每个N型晶体管或者P型晶体管具有不同的杂质。
图7E是用于说明一次性侧壁除去工序83的图。而且，一次性侧壁除去工序83是通过进行各向同性蚀刻除去一次性侧壁88的工序。
图7F是用于说明形成补偿隔离物的工序84的图。而且，图7F示出了补偿间隔物90。
图7F的补偿隔离物形成工序84与图5F的补偿间隔物形成工序相同。
图8A示出了第三实施例的半导体器件的制造方法的流程图的后半部分。而且，第三实施例的半导体器件的制造方法包括：向袋状杂质区域注入杂质的工序91，活化RTA工序92，非晶态离子注入工序93，向源极及漏极扩张区域注入杂质的工序94，SPER工序95，侧壁形成工序96以及侧壁形成工序97。
图8B是用于说明向袋状杂质区域注入杂质的工序91以及活化RTA工序92的图。而且，图8B示出了袋状杂质区域98。
向袋状杂质区域注入杂质的工序91是对杂质原子或杂质分子进行离子化处理而通过离子注入装置向袋状杂质区域98注入的工序。而且，袋状杂质区域98与源极及漏极扩张区域的底部连接，并且其位于从该底部向衬底的深处的方向的位置。
活化RTA工序92与图3所说明的活化RTA工序相同。
图8C是用于说明非晶态离子注入工序93、向源极及漏极扩张区域注入杂质的工序94以及SPER工序95。而且，图8C示出了源极及扩张区域99及非晶态层100。
非晶态离子注入工序93通过离子注入装置向晶体半导体的表面注入已离子化的原子或分子，从而将非晶态层100形成到半导体表面。而且，与图5B的非晶态离子注入工序相同地，例如在硅晶体衬底的表面形成非晶态层的情况下，可使用同族原子的质量重的锗(Ge)等。或者，即使进入硅晶体也因是惰性原子所以可使用质量重的氩(Ar)等。
然而，图8C的非晶态层91的深度与图5B的非晶态层的深度的不同点在于，图8C的非晶态层91的深度超过源极及漏极扩张区域99的杂质的深度。而且不同点还在于，在将袋状杂质区域98的杂质活化之后再进行图8C的非晶态离子注入工序93。
向源极及漏极扩张区域注入杂质的工序是对用于形成源极及漏极扩张区域99的杂质原子或杂质分子进行离子化处理并通过离子注入装置进行注入的工序。而且，源极及漏极扩张区域99以与MOS晶体管的沟道区域相邻的方式设置，而且其成为源极及漏极区域的一部分。
SPER工序95与图1所示的低温热处理工序相同。而且，根据SPER工序，虽然是低温热处理，但是包含在源极及漏极扩张区域99内的杂质仍被活化。这是因为上述SPER工序起到与图1所示的低温热处理工序相同的效果。
图8D是用于说明侧壁形成工序96的图。而且，图8D示出了侧壁101。
侧壁形成工序96由以固定厚度沉积绝缘膜的工序和进行各向异性蚀刻的工序构成。其结果形成了侧壁101。
图8E是用于说明硅化物形成工序97的图。而且，硅化物形成工序97由以固定厚度沉积金属层的工序、进行为使金属层与硅反应的热处理的工序以及除去未反应的金属层的工序构成。其结果形成了硅化物层102。
此外，在图7A至图7F以及图8A至图8E中，为了向源极及漏极扩张区域99导入杂质而采用了离子注入装置，但是也可以采用如下的方法，即通过等离子体装置等对杂质进行离子化处理并外加偏压进而向半导体衬底导入的方法。而且，也可以采用固相扩散法，该固相扩散法是为了向源极及漏极扩散杂质，在沉积完多含杂质的材料之后，施加热处理进行扩散的方法。
根据图7A至图7F及图8A至图8E，第三实施例的半导体器件的制造方法是具有MOS晶体管的半导体器件的制造方法，并且包括在准备完已形成元件分离区域的半导体衬底之后，形成MOS晶体管的栅绝缘膜，并形成MOS晶体管的栅电极的工序。
第三实施例的半导体器件的制造方法包括为了形成杂质扩散深的区域89而导入杂质的工序。
而且，第三实施例的半导体器件的制造方法包括为了形成袋状杂质区域98而导入杂质的工序。
此外，第三实施例的半导体器件的制造方法包括对包含于杂质扩散深的区域89和包含于袋状杂质区域98的杂质进行活化的工序。
而且，包括形成非晶态层100的工序，此工序使得半导体衬底的表面包括源极及漏极扩张区域99。
另外，第三实施例的半导体器件的制造方法包括向作为比袋状杂质区域98浅的区域的与MOS晶体管的沟道区域相邻的源极及漏极扩张区域99导入杂质的工序。
而且，第三实施例的半导体器件的制造方法包括通过固相外延法再结晶非晶态层100，并对包含在源极及漏极扩张区域99的杂质进行活化处理的工序。
此外，针对非晶态层100的形成以及杂质的导入能够采用离子注入法。
因此，在采用第三实施例的半导体器件的制造方法的情况下，由于以包括源极及漏极扩张区域99的方式形成非晶态层100，因此通过可引起固相外延的热处理，对包含在上述区域内的杂质进行活化处理。
从而，第三实施例的半导体器件的制造方法具有如下的效果，即由于包含在源极及漏极扩张区域99内的杂质超过固溶界限而进入晶体内，因此减小源极及漏极扩张区域99的电阻。若这样，源极及漏极扩张区域99的电阻减小，从而MOS晶体管的导通电阻增大。
而且，第三实施例的半导体器件的制造方法具有能够以低温对包含在源极及漏极扩张区域99内的杂质进行活化的效果。若这样则具有不使包含在源极及漏极扩张区域99内的杂质再扩散的效果。若这样则能够将源极及漏极扩张区域99内的杂质接合的深度变浅，而且能够使边界部分的杂质分布陡峭。从而，源极及漏极扩张区域99不向MOS晶体管的沟道区域蔓延，而且由于能够保持沟道宽度，因此MOS晶体管的特性提高。
(第四实施例)
第四实施例涉及一种半导体器件的制造方法，该半导体器件的制造方法的特征在于在形成栅电极之后形成非晶态层，其目的在于，在MOS晶体管具有源极及漏极扩张区域、“源极及漏极电桥区域”以及袋状杂质区域的情况下，通过可引起固相外延的热处理，对源极及漏极区域和袋状杂质区域的杂质进行活化处理。
在此，源极及漏极区域由源极及漏极扩张区域、源极及漏极电桥区域以及杂质扩散深的区域构成。而且，以与MOS晶体管的沟道区域相邻的方式配置源极及漏极扩张区域，并且该源极及漏极扩张区域是接合深度浅的区域。进一步地，“源极及漏极电桥区域”是将源极及漏极扩张区域与杂质扩散深的区域连接的区域。而且，“源极及漏极电桥区域”的接合深度比源极及漏极扩张区域的接合深度深，而另一方面，比杂质扩散深的区域的接合深度浅，即具有中等深度。
此外，非晶态层是指无序地沉积有原子的层，而且也指无定形层。然而，在本实施例中，非晶态层也残留有一些晶格。
图9A至图9F以及图10A至图10E是用于说明第四实施例的半导体器件的制造方法的图。
图9A示出了第四实施例的半导体器件的制造方法的流程图的前半部分。而且，第四实施例的半导体器件的制造方法包括：栅电极形成工序105，一次性侧壁形成工序106，向源极及漏极电桥区域注入杂质的工序107，附加侧壁形成工序108，向源极及漏极区域注入杂质的工序109，活化RTA工序110以及一次性侧壁除去工序111。
图9B是用于说明栅电极形成工序105的图。而且，图9B示出了半导体衬底112、元件分离区域113以及栅电极114。
栅电极形成工序105包括：准备已形成元件分离区域113的半导体衬底112的工序，形成栅绝缘膜的工序，形成栅电极114用导电层的工序和蚀刻栅电极用114用导电层以形成MOS晶体管的栅电极114的工序。
准备已形成元件分离区域113的半导体衬底112的工序与图3B的准备半导体器件的工序相同。而且，形成栅电极114用导电层的工序和蚀刻栅电极用114用导电层以形成MOS晶体管的栅电极114的工序与图7B所示工序相同。
图9C是用于说明一次性侧壁形成工序106的图。而且，图9C示出了一次性侧壁115。
一次性侧壁形成工序106与图3C的工序的相同点在于，由以固定厚度沉积绝缘膜的工序和对该绝缘膜进行各向异性蚀刻的工序构成。
图9D是用于说明向源极及漏极电桥区域注入杂质的工序107的图。而且，图9D示出了源极及漏极电桥区域116。源极及漏极电桥区域116是将源极及漏极扩张区域与杂质扩散深的区域跨接的区域。源极及漏极电桥区域116的接合深度是在杂质扩散深的区域的接合深度与源极及漏极扩张区域的接合深度之间。
因此，图9D所说明的工序是向源极及漏极电桥区域116注入杂质的工序。此外，由于源极及漏极电桥区域117是源极及漏极区域的一部分，因此离子注入的杂质的种类为N型晶体管使用N型杂质，而P型晶体管使用P型杂质。
图9E是用于说明附加侧壁形成工序108、向源极及漏极区域注入杂质的工序109以及活化RTA工序110的图。而且，图9E示出了附加侧壁117以及杂质扩散深的区域118。
附加侧壁形成工序108是沉积固定膜厚的绝缘膜，并通过各向异性蚀刻在一次性侧壁115之外进一步形成附加侧壁117的工序。
向源极及漏极区域注入杂质的工序109是这样的工序，向杂质扩散深的区域118，在N型晶体管的情况下离子注入N型杂质，而在P型晶体管的情况下离子注入P型杂质的工序。
活化RTA工序110是利用RTA进行短时间的热处理的工序，而且是与利用图3D说明的活化RTA工序相同的工序。
图9F是用于说明一次性侧壁除去工序111的图。而且，一次性侧壁除去工序111是通过进行各向同性蚀刻，除去一次性侧壁115及附加侧壁117的工序。
图10A示出了第四实施例的半导体器件的制造方法的流程图的后半部分。而且，第四实施例的半导体器件的制造方法包括：补偿隔离物形成工序119，非晶态离子注入工序120，向袋状杂质区域注入杂质的工序121，向源极及漏极扩张区域注入杂质的工序122，SPER工序123，侧壁形成工序124以及硅化物形成工序125。
图10B是用于说明补偿隔离物形成工序119的图。而且，图10B示出了补偿隔离物126。因此，图10B的补偿隔离物形成工序119与图4B的补偿隔离物形成工序相同。
图10C是用于说明非晶态离子注入工序120、向袋状杂质区域注入杂质的工序121、向源极及漏极扩张区域注入杂质的工序122的图。而且，示出了非晶态层127、源极及漏极扩张区域128以及袋状杂质区域129。
非晶态离子注入工序120是通过离子注入装置将已离子化的原子或分子注入晶体半导体的表面，从而在半导体表面形成非晶态层127的工序。然而，图10C的非晶态层127的深度与图4C的非晶态层的深度的不同点在于，非晶态层127的深度超过袋状杂质区域129的杂质的深度。即，在硅晶体衬底的表面形成非晶态层的情况下，能够使用在元素周期表中为同族原子的质量重的锗(Ge)等，或者即使进入硅晶体也因是惰性原子所以可使用质量重的氩(Ar)等。
向袋状杂质区域注入杂质的工序121是对杂质原子或杂质分子进行离子化处理并通过离子注入装置进行注入的工序。而且，袋状杂质区域129与源极及漏极扩张区域128的底部连接，并且从该底部向衬底的深度方向形成。然而，在向袋状杂质区域129注入杂质之际，由于倾斜地向衬底表面进行离子注入，因此不仅限于源极及漏极扩张区域128的下方，在侧表面方向上，用于袋状杂质区域26的杂质也蔓延。
向源极及漏极扩张区域注入杂质的工序122是对用于形成源极及漏极扩张区域128的杂质原子或杂质分子进行离子化处理并通过离子注入装置进行注入的工序。而且，以与MOS晶体管的沟道区域相邻的方式设置源极及漏极扩张区域128，并且源极及漏极扩张区域128成为源极及漏极区域的一部分。
图10D是用于说明SPER工序123以及侧壁形成工序124的图。而且，图10D示出了侧壁130。
SPER工序123与图1所示的低温固相外延生长的杂质活化工序相同。根据SPER工序123，虽然是低温热处理，但是包含在袋状杂质区域129以及源极及漏极扩张区域128内的杂质仍被活化。这是因为上述SPER工序123起到与图1所示的低温热处理工序相同的效果。
侧壁形成工序124由以固定厚度沉积绝缘膜的工序和进行各向异性蚀刻的工序构成。其结果，形成了侧壁130。
图10E是用于说明硅化物形成工序125的图。而且，图10E示出了硅化物131。硅化物形成工序125由以固定厚度沉积金属层的工序、进行使金属层与硅发生反应的热处理的工序以及除去未反应的金属层的工序构成。其结果，形成了硅化物层131。
根据图9A至图9F以及图10A至图10E，第四实施例的半导体器件的制造方法是具有MOS晶体管的半导体器件的制造方法，而且包括如下的工序，即，为了使半导体衬底的表面包括袋状杂质区域129和源极及漏极扩张区域128，在准备完已形成元件分离区域的半导体器件之后，形成非晶态层127。
此外，在第四实施例的半导体器件的制造方法中，即将向袋状杂质区域129和源极及漏极扩张区域128离子注入杂质之前，进行形成非晶态层127的工序。但是，与第二实施例的半导体器件的制造方法相同地，也可以在形成完元件分离区域之后且在形成栅电极之前，进行形成非晶态层127的工序。
而且，第四实施例的半导体器件的制造方法包括为了形成杂质扩散深的区域118而导入杂质的工序。而且，第四实施例的半导体器件的制造方法包括为了形成袋状杂质区域129而导入杂质的工序。并且，第四实施例的半导体器件的制造方法包括向作为比袋状杂质区域129浅的区域的与MOS晶体管的沟道区域相邻的源极及漏极扩张区域128导入杂质的工序。
进一步地，第四实施例的半导体器件的制造方法包括向源极及漏极电桥区域116导入杂质的工序。而且，第四实施例的半导体器件的制造方法包括通过固相外延法再结晶非晶态层127，并且同时活化包含在袋状杂质区域129的杂质和包含在源极及漏极扩张区域128的杂质的工序。
而且，第四实施例的半导体器件的制造方法包括形成MOS晶体管的栅绝缘膜并形成MOS晶体管的栅电极的工序。此外，针对非晶态层127的形成和杂质的导入能够采用离子注入法。
因此，一般地，若在半导体表面的整个面，形成具有超过袋状杂质区域129的底部的深度的非晶态层127之后形成MOS晶体管，则该MOS晶体管的特性发生劣化。这是因为在MOS晶体管的沟道区域形成非晶态层127，因此即使由热处理工序使其再结晶，也因在沟道区域残留晶格的紊乱的原故。即，是因为沟道区域的晶格的紊乱导致MOS晶体管的载流子的迁移率下降。
但是，在采用第四实施例的半导体器件的制造方法的情况下，由于以包括袋状杂质区域129以及源极及漏极扩张区域128的方式形成有非晶态层127，因此通过可引起固相外延的热处理，能够活化包含在上述区域内的杂质。
从而，根据第四实施例的半导体器件的制造方法，具有如下的效果，即，由于包含在袋状杂质区域129以及源极及漏极扩张区域128内的杂质超过固溶界限而进入晶体，因此源极及漏极扩张区域128的电阻变小。若这样，能够通过源极及漏极扩张区域128的电阻变小，填补因MOS晶体管的载流子的迁移率降低而导致的MOS晶体管的导通电阻劣化，并且MOS晶体管的导通电阻变大。
而且，第四实施例的半导体器件的制造方法具有如下的效果，即能够以低温活化包含在袋状杂质区域129内的杂质和包含在源极及漏极扩张区域128内的杂质。若这样则具有如下的效果，即不使包含在袋状杂质区域129内的杂质和包含在源极及漏极扩张区域128内的杂质再扩散。若这样，能够使源极及漏极扩张区域128的杂质接合深度变浅，而且能够使边界部分的杂质分布成陡峭。而且，由于能够使袋状杂质区域129的杂质浓度保持在高浓度，因此能够抑制因双极动作引起的源极区域与漏极区域之间的漏电流。
产业中的可利用性
本发明提供一种具有如下特征的半导体器件的制造方法，即，能够防止MOS晶体管的袋状杂质区域内所包含的杂质再扩散且能够实现杂质活化的提高，并且抑制MOS晶体管特性的降低。

Claims (8)

1.一种半导体器件的制造方法，所述半导体器件具有形成在半导体晶体衬底上的MOS晶体管，该半导体器件的制造方法的特征在于，包括：
第一杂质导入工序，向第一杂质区域导入第一杂质，其中，所述第一杂质区域构成所述MOS晶体管的源极及漏极区域的一部分，而且与所述MOS晶体管的沟道区域相邻；
第二杂质导入工序，向第二杂质区域导入第二杂质，所述第二杂质区域从所述第一杂质区域的底部向所述半导体晶体衬底的深度方向形成；
非晶态层形成工序，在所述半导体晶体衬底的表面形成包括所述第一杂质区域及所述第二杂质区域的非晶态层；
再结晶工序，通过热处理对所述非晶态层进行再结晶处理。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在开始发生固相外延现象的温度下，进行所述热处理。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，还包括：
第三杂质导入工序，向第三杂质区域导入所述第一杂质，其中，所述第三杂质区域构成所述MOS晶体管的源极及漏极区域的一部分，而且与所述第一杂质区域相邻，但比所述第一杂质区域更深；
第四杂质导入工序，向第四杂质区域导入所述第一杂质，其中，所述第四杂质区域构成所述MOS晶体管的源极及漏极区域的一部分，而且与所述第三杂质区域相邻，但比所述第三杂质区域更深。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，
所述第一杂质导入工序包括离子注入第一杂质的第一离子注入工序，
所述第二杂质导入工序包括离子注入第二杂质的第二离子注入工序，
所述非晶态层形成工序包括向半导体晶体衬底的表面离子注入原子或分子的工序。
5.根据权利要求3所述的半导体器件的制造方法，其特征在于，还包括：
形成所述MOS晶体管的栅电极的工序；
在所述栅电极的侧壁形成绝缘层的工序；而且，
所述第一离子注入工序及所述第二离子注入工序将所述栅电极及所述绝缘膜作为掩模进行离子注入。
6.一种半导体器件的制造方法，所述半导体器件具有MOS晶体管，该半导体器件的制造方法的特征在于，包括：
准备半导体晶体衬底的工序，所述半导体晶体衬底在使所述MOS晶体管绝缘分离的区域以及表面部分具有非晶态层；
第一离子注入工序，向第一杂质区域离子注入第一杂质，其中，所述第一杂质区域与所述MOS晶体管的沟道区域相邻，但比所述非晶态层更浅；
第二离子注入工序，向第二杂质区域离子注入第一杂质，其中，所述第二杂质区域与所述第一杂质区域连接，但比所述非晶态层更浅且比所述第一杂质区域更深；
第三离子注入工序，向第三杂质区域离子注入第二杂质，其中，所述第三杂质区域从所述第一杂质区域的底部向所述半导体晶体衬底的深度方向配置，而且位于所述非晶态层内；
再结晶工序，之后，通过热处理对所述非晶态层进行再结晶处理。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，在开始发生固相外延现象的温度下，进行所述热处理。
8.根据权利要求5所述的半导体器件的制造方法，其特征在于，还包括：
第三离子注入工序，向第五杂质区域离子注入所述第一杂质，其中，所述第五杂质区域构成所述MOS晶体管的源极及漏极区域的一部分，而且与所述第一杂质区域相邻，但比所述第一杂质区域更深；
第四离子注入工序，向第六杂质区域离子注入所述第一杂质，其中，所述第六杂质区域构成所述MOS晶体管的源极及漏极区域的一部分，而且与所述第五杂质区域相邻，但比所述第五杂质区域更深。
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