CN101292343B - 在双镶嵌互连上的覆盖层的形成 - Google Patents

在双镶嵌互连上的覆盖层的形成 Download PDF

Info

Publication number
CN101292343B
CN101292343B CN2005800514682A CN200580051468A CN101292343B CN 101292343 B CN101292343 B CN 101292343B CN 2005800514682 A CN2005800514682 A CN 2005800514682A CN 200580051468 A CN200580051468 A CN 200580051468A CN 101292343 B CN101292343 B CN 101292343B
Authority
CN
China
Prior art keywords
organic
group
functional group
dielectric
conductive interconnection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2005800514682A
Other languages
English (en)
Other versions
CN101292343A (zh
Inventor
亚诺什·法尔卡斯
林恩·M·迈克尔森
斯尔詹·科尔迪克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
NXP USA Inc
Original Assignee
Koninklijke Philips Electronics NV
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV, Freescale Semiconductor Inc filed Critical Koninklijke Philips Electronics NV
Publication of CN101292343A publication Critical patent/CN101292343A/zh
Application granted granted Critical
Publication of CN101292343B publication Critical patent/CN101292343B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供一种在用于半导体器件的导电互连上形成覆盖层的方法，所述方法包括下列步骤：(a)在电介质层中安置一个或多个导体；和(b)在一个或多个导体的至少一些的上表面上沉积覆盖层，其特征在于所述方法还包括：(C)在沉积所述覆盖层之前，使所述电介质层与在液相中的有机化合物反应的步骤，所述有机化合物具有下列通式I，其中X是官能团，R是有机基团或有机硅氧烷基，Y1是官能团或有机基团或有机硅氧烷基，并且Y2是官能团或有机基团或有机硅氧烷基，并且其中所述一个或多个官能团独立地选自下列：NH2、仲胺、叔胺、乙酰胺、三氟乙酰胺、咪唑、脲、OH、烷氧基、丙烯酰氧基、乙酸酯、SH、烷基硫醇、磺酸酯、亚甲基磺酸酯和氰化物以及它们的盐。

Description

在双镶嵌互连上的覆盖层的形成
本发明涉及覆盖层在用于半导体器件的电介质层中的导电互连上的沉积。更特别是，本发明涉及电介质层在沉积覆盖层之前的处理。
半导体制造商正在不懈地努力以制造更快和更复杂的集成电路。实现这种集成电路的一种方法是减小半导体电路的尺寸，从而降低栅极(晶体管)延迟。然而，随着电路的尺寸减小，组成电路的材料的物理性能变得日益重要。特别是，随着在电路中包含的导电互连的尺寸，并且更特别是它们的宽度降低，互连的电阻成比例地增加。这导致增加的互连时间延迟。直至最近，在常规上使用铝制造这些互连。然而，为了攻克与电路尺寸减小相关的问题，半导体制造商已经确定，由于其较低的体电阻率、较高的热导率和较高的熔点，铜提供比用于互连的铝更好的材料特性，从而导致提高的速度和可靠性的性能。另外，铜还具有较低的晶界扩散速率，因此具有较高的电迁移阻力。
铜互连具有与它们自身相关的问题。铜互连仍然具有通过扩散和电迁移而退化的趋向。通常将典型为30至50nm厚的钝化电介质层涂覆到暴露的铜互连的顶部表面上。以这种作用使用的这种电介质的一个实例是SiCN。然而，铜遭受到与电介质的差粘附性之苦，并且此时，电介质/铜界面是最终的半导体器件的可靠性的主要限制因素之一。另外，电介质如SiCN具有高的介电常数(k值)，因此它们的存在增加最终的半导体器件的电介质堆栈的k值。这也是不适宜的。
为了攻克这些问题，可以将包含金属，典型为金属合金的薄覆盖层代替更普通的电介质如SiCN沉积在铜互连上。该覆盖层也被称为钝化层。
应该理解，尽管站在铜的角度描述了差的粘附性和电迁移的问题，但是遭遇相同问题的由其它材料制成的互连也可以因相同的原因而受益于这种覆盖层。
用于将包含金属的覆盖层沉积到互连上的技术，如无电沉积，通常在性质上是选择性的，因为它们将覆盖层沉积在互连上，而不是沉积在电介质表面上。然而，这些技术的选择性和有效性受到在电介质表面上的缺陷的存在的限制。这些缺陷可能在覆盖层的沉积过程中导致在两个相邻的互连之间形成桥，从而导致在互连之间的不必要的电子通讯，使器件短路，并且最终导致器件故障。这些缺陷包括电介质表面固有的缺陷。固有的缺陷的一个实例是在表面上的微划痕，所述微划痕可能引发覆盖材料在电介质表面上的沉积。另外，在表面上的小区域的金属或金属氧化物残留物也可能被认为是固有的缺陷。这些区域可能源自例如形成互连的导电材料在表面上的图案化和沉积。
对于其中从无电镀浴液中沉积覆盖层的情况，这些缺陷可能还包括从反应溶液中沉积在表面上的污染物。
当表面已经经历抛光如化学机械抛光时，在如通常在将铜用于互连时沉积互连之后，这些缺陷可能有另外的原因。首先，在表面上的固有缺陷可能由未从表面上除去的小区域的金属或金属氧化物残留物形成。在这些区域可能促进覆盖材料的沉积。所述缺陷还包括来自残留在表面上的抛光浆液的残留颗粒。
在US 5,478,436中描述了一种降低缺陷的影响的方法。其描述了一种在无电沉积之后的清洗方法，其中在无电沉积处理之后，通过刷光方法除去在电介质表面上的残留颗粒和污染物。
以前的在沉积覆盖层之前清洗电介质和互连表面的方法包括既使用无机酸又使用碱洗涤。然而，这些方法的有效性受到限制。在US 6,860,944和US2001/0018266中描述了两种其它的方法。
US 5,358,743描述了使用ClSi(CH3)3处理电介质表面。该处理在沉积铜互连结构之前进行以增加通过化学气相沉积的铜沉积的选择性。
因此，在第一方面中，本发明提供一种在用于半导体器件的导电互连上形成覆盖层的方法，所述方法包括下列步骤：
(a)在电介质层中安置一个或多个导体；和
(b)在所述一个或多个导体的至少一些的上表面上沉积覆盖层，其特征在于所述方法还包括：
(c)在沉积所述覆盖层之前，使所述电介质层与在液相中的有机化合物反应的步骤，所述有机化合物具有下列通式：
Figure S2005800514682D00031
(式I)
其中X是官能团，R是有机基团或有机硅氧烷基团，Y1是官能团或有机基团或有机硅氧烷基团，并且Y2是官能团或有机基团或有机硅氧烷基团，并且其中所述一个或多个官能团独立地选自下列：NH2、仲胺、叔胺、乙酰胺、三氟乙酰胺、咪唑、脲、OH、烷氧基、丙烯酰氧基、乙酸酯、SH、烷基硫醇、磺酸酯、亚甲基磺酸酯和氰化物以及它们的盐。
在此，有机基团描述通过碳原子结合到式I中的硅上的基团。
可以以纯液体形式或以溶液形式提供所述有机化合物。应该理解，尽管可以提供具有式I的化合物与电介质表面反应，但是可能通过与水反应在溶液中经常发生在含有一个或多个官能团的硅原子处的水解。在这种情况下，应该理解不是由式I表示的化合物经历了与表面的实际反应。而可能是含有Si-OH键的化合物，或式I的低聚物，其中分子已经反应而生成Si-O-Si键。因此，本发明还提供具有式I的化合物与水的原位反应，随后是式I的水解产物与电介质表面的反应。
通过使电介质表面与有机化合物反应而使电介质表面官能化，可用来减少在电介质表面上的缺陷的数量和/或作用。因此，官能化可以降低电介质表面的反应性和在表面上包含的缺陷。官能化可以在空间上屏蔽表面和缺陷。这两种作用可以有助于进一步降低覆盖层在电介质表面上的沉积速率，从而增加沉积处理的选择性。官能化还可用来调节电介质表面的表面性能。这可能不仅仅是空间屏蔽和反应性变化的结果，而且还可能是例如表面润湿性能的变化的结果。
因此，官能化可以导致在电介质表面上的污染物的降低的沉积速率。电介质表面的官能化还能够用作在沉积覆盖层之前的最初的清洗方法，从而代替已经在电介质表面上的杂质。例如，可以除去在沉积互连材料之后残留在表面上的杂质。如果在沉积覆盖层之前表面已经经历抛光，则这些杂质可能包括例如残留在表面上的残留物，如二氧化硅残留物或碳残留物。
电介质表面的官能化典型地包括在电介质表面上沉积有机化合物，其中在该化合物和表面之间形成化学键。还可能的是可以发生物理相互作用，如通过氢键、静电相互作用、乃至范德华相互作用，其可以独立于任何化学键独立或以相互结合的形式形成。
在式I中的官能团也可以被描述为离去基团。尽管不希望受到理论限制，但是通常进行有机硅化合物与表面的反应，其中离去基团被水、亲核催化剂或被表面本身的羟基亲核取代。因此，在这种情况下，优选将离去基团限定为能够在反应条件下被亲核试剂取代的基团。
在本发明中，关于式(I)中的X和任选的Y1以及任选的Y2的一个或多个官能团独立地选自NH2、仲胺、叔胺、乙酰胺、三氟乙酰胺、咪唑、脲、OH、烷氧基、丙烯酰氧基、乙酸酯、SH、烷基硫醇、磺酸酯、亚甲基磺酸酯和氰化物以及它们的盐。
已经发现，在式I中的官能团的选择，例如NH2，导致对于实际应用足够的与电介质表面反应的速率。相反，一些其它官能团，如卤素(例如氯)可能表现出与表面较慢的反应速率。慢的反应速率对于实际应用不是适宜的，因为它增加处理时间，并且降低整个生产过程的效率。而且，卤素官能团，例如氯，可能导致形成不需要的副产物，从而可能需要进一步的处理步骤。
当考虑将溶液涂覆到表面上的某些优选方法时，反应速率的考虑是特别重要的。例如，在其中以纯的形式或以溶液形式将有机硅化合物喷射到电介质的表面上的涂布中，特别需要快的反应时间。这种情况是因为预期反应溶剂可能从电介质表面上迅速蒸发。
通过有机硅化合物的表面的气相官能化涉及复杂的设备和非常小心控制的反应条件的需要。然而，本发明人发现，对于在将覆盖层沉积在导电互连上之前的这种预处理步骤，液相处理可以是更加实用的用于处理衬底的技术。这是因为它可以在与沉积覆盖层相同的设备中进行，因此消除了对用于表面的官能化的专门设备的需要。
有利地，官能团X和任选的Y1和/或Y2独立地选自伯胺、仲胺和叔胺，包括它们的盐。
在优选实施方案中，Y1是官能团，并且该官能团包含氨基或其质子化的衍生物。在优选实施方案中，所述有机化合物包含可以在水中提供的反应性有机官能硅氧烷低聚物。
在另一个优选实施方案中，Y1和Y2是独立选择的有机基团和/或有机硅氧烷基团，所以将所有三种独立选择的有机基团和/或有机硅氧烷基团连接到硅上。这可以是有利的，因为它可以提供改善的表面屏蔽。
优选地，在有机硅化合物中的硅含有两个独立选择的官能团和两个独立选择的有机基团和/或有机硅氧烷基团。在另一个实施方案中，所述硅含有一个官能团和三个独立选择的有机基团和/或有机硅氧烷基团。因为让两个或更多个有机和/或有机硅氧烷基团连接到硅上能够更好地屏蔽在表面上的缺陷，所以这些实施方案被认为是有利的。换句话说，有机和/或有机硅氧烷基团的空间上的大体积可以是有利的，因此将更多有机和/或有机硅氧烷基团结合到硅上可以改善表面的空间屏蔽。这可以有助于保护并且降低在表面上的任何成核部位的反应性。而且，与只具有一个有机基团相比，通过将两个或更多个有机和/或有机硅氧烷基团结合到硅上，表面更加能够排斥水。将表面和主体的水合保持至最低，因此如下所述，也将电介质层的介电常数保持至最低。
另外，所述有机基团的至少一个优选含有支化点，如在叔丁基中那样。这些基团被认为是为电介质表面提供′保护伞′，从而提供改善的表面上的缺陷的保护。可以由含有两个或多个支化点的基团，如由2，2，3-三甲基丁基，提供电介质表面的另外的保护。
优选地，所述有机硅氧烷是有机硅氧烷低聚物或有机硅氧烷聚合物。更优选地，它具有下列通式：
Figure S2005800514682D00051
(式II)
其中Y1、Y2、Y3、Y4和Y5是独立选择的如权利要求1中所限定的官能团，和/或有机基团，并且n是正整数。
优选地，n在1至20的范围内。更优选地，n在1至5的范围内。
有机硅化合物的实例包括：六甲基-二硅氮烷、三甲基二甲基氨基硅烷、二甲基-叔丁基二甲基氨基硅烷和双官能的二甲基双(二甲基氨基)硅烷。水溶性有机硅烷的实例包括从Degussa供应的Dynasylan HS2627和HS2909。这些是还包含有机基团的有机氨基-硅烷。另外的实例是来自Gelest有限公司的具有化学式C18H37Si(OH)3的Silicad。
还可以将亲核催化剂加入反应溶液中。添加剂的实例包括甲醇、乙醇、氨和吡啶。这些也可以被加入以提高有机硅化合物的溶解度。
有利地，R和任选的Y1和Y2的一个或两个独立地选自下列有机基团或有机硅氧烷：有机硅氧烷低聚物、有机硅氧烷聚合物、C1-C25烷基、C2至C25链烯基、C2至C25炔基、芳基、被C1-C25烷基、C2至C25链烯基和/或C2至C25炔基中的一个或多个取代的芳基。这些中的任何一个可以是部分或完全卤化的。优选地，R和任选的Y1和Y2的一个或两个独立地选自甲基、乙基、丙基、丁基、苯基、五氟苯基、1，1，2-三甲基丙基(thexyl)和烯丙基。此外，这些中的任何一个可以是部分或完全卤化的。
电介质表面优选含有羟基或在周围水性环境中水解以生成羟基的基团。在这种情况下，电介质表面的官能化优选包括表面基团的相互作用，优选反应。
因此，本发明能够提供更多的优点。通常情况是表面的介电常数大于主体的介电常数。这种情况的一个原因可能是在电介质表面上的羟基的存在。这些羟基可以导致水在表面上的有利吸收。吸收的水被认为在表面导致增加的介电常数。另外，如果电介质包含多孔材料，那么水分子可能通过孔隙的渗透被吸收到主体材料中，从而导致主体介电常数的增加。因此，通过羟基的相互作用或反应使表面官能化，将水吸收到表面上可能是较不利的，从而降低表面介电常数。如果电介质层是多孔的，那么官能化还可能将由水的吸收所引起的主体介电常数的增加保持至最低。
在含氧化硅材料的情况下，通过与水分反应使在材料表面的Si-O-Si(硅氧烷)键断裂或水解，生成表面羟基。这些键通常是变形的，因为它们典型为四或六元硅氧烷环的一部分。另外，在其它材料如金属氧化物中，也可能通过与水分反应在表面上形成羟基。
在多孔电介质的情况下，表面的水合和主体材料的水合是特别相关的问题。本发明的一个优点在于它能够解决与水合相关的某些问题。首先，当在形成覆盖层之前表面经历抛光时，这通常是在水基浆液的存在下进行的。因此，使用与表面羟基相互作用或反应的有机化合物处理表面还可以同时用来使表面脱水(通过与被吸收的水反应)，并且它还可以导致主体材料的脱水。以这种方式，可以有利地降低电介质材料的介电常数。
其次，如果从水溶液中在导电互连上沉积覆盖层，则在电介质表面上的有机层的存在可以在沉积过程中降低水在电介质表面上的吸收的速率或者防止水在电介质表面上的吸收。这可以再次将电介质表面和电介质主体的介电常数保持至最低。
这可以具有拓宽可以用于加工半导体器件，特别是含有多孔电介质的半导体器件的方法范围的另外的优点。因此，现在可以使用化学机械抛光和无电沉积，而无需在这些加工过程中采取任何步骤以将表面的水合降至最低。
优选地，在将电介质层的上表面官能化的步骤之前，用于形成覆盖层的方法还包括将导体的上表面抛光使得所述表面基本上与电介质的上表面共面的步骤。将一个或多个导体的上表面抛光的步骤优选包含化学机械抛光(CMP)的常规技术。在这种情况下，在沉积覆盖层之前的电介质表面的预处理具有进一步的优点，即它可以导致在抛光之后残留在表面上的残留物的置换。
一个或多个导体优选包含Cu或其合金。备选地或以结合的形式，可以使用Ag或其合金。
电介质层优选包含硅氧化物或碳化的硅氧化物。适合的实例包括二氧化硅或碳化二氧化硅。所述电介质层可以是多孔或非多孔层。
覆盖层典型地包含金属、典型为金属合金、优选三元合金、包含例如Co、Ni、W、Mo、B、P和Sn中的一种或多种的组合物。适合的实例包括CoP、CoB、CoWP、CoWB、CoMoB、CoWBP、NiP、NiB、NiMoP和CoSnP。
优选通过包括无电沉积的方法沉积覆盖层。所述方法是选择性的，所以基本上只在互连结构上，而不在电介质表面上沉积覆盖层。该方法包括将包含互连的表面置于将要结合到合金覆盖层中的各种金属的盐的溶液中。通常将还原剂合并到溶液中。据认为还原剂可以促进将金属盐还原为金属。还可以将改变溶液的pH的酸或碱加入溶液中。另外，可以加入盐以将溶液缓冲。还可以将表面活性剂和/或络合剂合并到镀覆溶液中。
用于CoWP的无电沉积的溶液可以例如包含钨酸盐(WO4 2-)，如钠盐、铵盐或四甲基铵盐；钴盐，如氯化物或硫酸盐；次磷酸盐，如钠盐、铵盐或四甲基铵盐；可以加入EDTA作为络合剂；并且可以加入氢氧化四甲基铵以改变pH。可以加入柠檬酸根离子以将溶液缓冲。将这些组分的每一种以在5至100g/L水溶剂的范围内的比例加入溶液中。另外，可以以如在0.1至5g/L溶液的范围内的较低浓度加入表面活性剂。优选地，将反应溶液保持在40至90℃，更优选在45和60℃之间的温度范围内。溶液的pH可以在8.5和13之间，优选在8.5和9.5之间。可以在Electrochim.Acta44，3639-3649(1999)中找到用于金属覆盖层的无电沉积的技术的进一步详情。
当电介质表面与有机硅烷的反应在溶液中进行时，需要小心以避免反应物的过度聚合。过度聚合的特征在于反应溶液变浑浊。例如，高浓度的反应物有利于聚合。因此，具有式I的化合物或其水解产物的浓度优选在10-4至10-2moldm-3的范围内。
其它有利的反应条件包括20至85℃，优选20至50℃的反映温度。让电介质层暴露于反应溶液中的时长优选至多240分钟；更优选至多30分钟；更优选在20秒和5分钟之间；并且更优选至多2分钟。
还可以通过喷涂将具有式I的化合物涂覆到表面上。更具体而言，可以将该化合物溶解于有机溶剂中，并且喷涂到表面上，或者可以将该化合物以纯的形式涂覆到表面上。优选地，可以将该化合物在惰性气氛中喷涂在表面上。惰性气氛原则上应该含有很少或没有水分(例如，优选＜1％湿度)。另外，惰性气氛可以包含一种或多种下列气体：氩气、氮气和/或二氧化碳。
还可以通过LB技术实现官能化。
可以独立地以溶液形式或以含有添加剂的溶液形式加入有机硅化合物。在任何一种情况下，使用含有有机组分的溶液处理表面可以在清洗表面之前、之后、或既在之前又在之后。这种清洗(或洗涤)可以包括一个或两个步骤：
a)使用无机酸或无机碱，如过硫酸铵、磷酸铵、氟化铵或氢氧化铵处理；
b)使用有机酸或有机碱，如柠檬酸、草酸、苹果酸、乙酸、酒石酸、氢氧化四甲基铵、氢氧化四乙基铵、氨基乙醇处理。
这些步骤可以依次(即，步骤a后面是步骤b)或相反(即，步骤b后面是步骤a)进行，或者一个步骤可以在本发明使用有机组分的处理步骤之前进行，而另一个在之后进行，或者其中一个或两个步骤在之前，或者其中一个或两个步骤在之后。
在一个优选实施方案中，步骤a和b在使用只含有有机组分，更优选有机硅化合物，如结构为式I的有机硅化合物的溶液处理表面之前进行，以将电介质表面官能化。
预处理溶液可以包含水和有机溶剂中的一种或多种。优选地，特别是当预处理溶液为水基时，包含共溶剂。共溶剂可以提高溶液的组分如表面活性剂的溶解度。另外，共溶剂可以使反应溶液以及组分在溶液中的分布比在不存在共溶剂的情况下更均匀。优选地，共溶剂为醇，更优选它为乙醇和/或异丙醇(IPA)。
除具有式I的组分以外，预处理溶液还可以包含多种其它添加剂。
例如，所述溶液可以包含络合剂，如EDTA(乙二胺四乙酸)或其衍生物或盐。络合剂能够帮助除去吸附到表面上的任何金属物种。有机酸还可以用作络合剂。
预处理溶液还可以包含表面活性剂以帮助预处理溶液在表面上的润湿、有助于在溶液中的各种组分的溶解度和/或帮助清洗表面。可以使用许多种表面活性剂。使用聚(环氧乙烷)和聚(环氧丙烷)的嵌段共聚物可以是有利的。这两种基团有效地吸附在疏水和亲水表面上，并且可以容易地使存在于嵌段共聚物中的每种基团的长度和比率适合应用。
预处理溶液可以是酸性或碱性的。在其中使用这种预处理溶液处理表面之前或之后既不进行上述步骤a也不进行步骤b的情况下，预处理溶液优选具有小于3的pH。因此，预处理溶液可以包含酸，优选有机酸，例如柠檬酸和/或苹果酸。预处理溶液还可以包含无机酸，例如铵盐，如过硫酸铵。
从上述明显的是，本发明提供一种用于在半导体制造中的选择性无电沉积的预清洗步骤。
在第二方面中，本发明提供一种在用于半导体器件的导电互连上形成覆盖层的方法，所述方法包括下列步骤：在电介质层中安置一个或多个导体，所述一个或多个导体包含Cu或其合金，所述电介质层包含Si或其氧化物或碳化氧化物；和在所述一个或多个导体的上表面上沉积覆盖层，其特征在于，在沉积所述覆盖层之前，所述方法还包括使所述电介质层的上表面与反应性有机官能有机硅氧烷低聚物反应的步骤。
可以在水的存在下提供反应性有机官能硅氧烷低聚物。
关于第一方面的上述特征还可单独地或以组合形式适用于第二方面。
在第三方面中，本发明提供一种可通过在此所述的方法获得的半导体器件用导电互连。
在第四方面中，本发明提供一种用于半导体器件的导电互连，所述导电互连包含：(i)电介质层，所述电介质层具有在其上表面中安置的一个或多个导体，所述上表面被官能化以减少在电介质表面上的任何缺陷的数量和/或作用，或者改变所述电介质表面的表面性能；和(ii)覆盖层，所述覆盖层被安置在所述一个或多个导体的至少一些的上表面上。
在第五方面中，本发明提供一种包含如在此所述的导电互连的半导体器件。
在第六方面中，本发明提供一种将在其表面上具有一个或多个导体的电介质层官能化的有机化合物的应用，其中所述应用包括在所述一个或多个导体的至少一些的上表面上沉积覆盖层之前，使所述有机化合物与所述电介质层反应，并且其中所述有机化合物具有下列通式：
Figure S2005800514682D00111
(式I)
其中X是官能团，R是有机基团或有机硅氧烷基团，Y1是官能团或有机基团或有机硅氧烷基团，并且Y2是官能团或有机基团或有机硅氧烷基团，并且其中所述一个或多个官能团独立地选自下列：NH2、仲胺、叔胺、乙酰胺、三氟乙酰胺、咪唑、脲、OH、烷氧基、丙烯酰氧基、乙酸酯、SH、烷基硫醇、磺酸酯、亚甲基磺酸酯和氰化物以及它们的盐。
关于第一方面的上述特征同样单独地或以组合形式适用于第二、第三、第四、第五和第六方面。
实施例
现在将进一步参考下列非限制性实施例说明本发明。
比较例1
在化学机械抛光之后，安置在二氧化硅表面上的常规的铜互连阵列。制备在1L水中含有20g柠檬酸、20g苹果酸和20g过硫酸铵的溶液。经测量，溶液的pH在2.8和2.9之间。将二氧化硅/铜互连表面在烧杯中的22℃的这种溶液中浸渍2分钟。然后如在Freescale名义下的专利申请US2005/0048773(美国专利6,924,232)中所述，将表面转移到用于覆盖层的无电沉积的溶液中。将溶液在55℃下处理50秒，然后从溶液中除去，并且使其干燥。
在图1中显示了该表面的照片。在其上沉积覆盖层的电介质表面上的部分作为在更亮的电介质表面上的更黑的材料的点是清晰可见的。据认为覆盖层的这种非选择性沉积是在电介质表面上的残留物的结果。
实施例1
在化学机械抛光之后，安置在二氧化硅表面上的常规的铜互连阵列。制备在1L水中含有20g柠檬酸、20g苹果酸和20g过硫酸铵的溶液。将0.5重量％Sivento Dynasylan HS2627加入其中。Sivento Dynasylan HS2627由Degussa供应，并且已知它是一种可溶解于水中的硅氧烷低聚物。这种硅氧烷低聚物还包含氨基官能团和连接到硅上的有机基团。经测量，溶液的pH为2.9。将二氧化硅/铜互连表面在烧杯中的22℃的这种溶液中浸渍2分钟。然后如在Freescale名义下的专利申请US20050048773中所述，将表面转移到用于覆盖层的无电沉积的溶液中。将溶液在55℃下处理50秒，然后从溶液中除去，并且使其干燥。
在图2中显示了该表面的照片。如比较例1不同，观察到洁净的表面，从而表明覆盖层的沉积比在比较例的情况下是更有选择性的。

Claims (35)

1.一种在用于半导体器件的导电互连上形成覆盖层的方法，所述方法包括下列步骤：
(a)在电介质层中安置一个或多个导体；和
(b)在所述一个或多个导体的至少一些的上表面上沉积覆盖层，其特征在于所述方法还包括：
(c)在沉积所述覆盖层之前，使所述电介质层与在液相中的有机化合物反应的步骤，所述有机化合物具有下列通式：
Figure FSB00000779565600011
其中X是官能团，R是有机基团或有机硅氧烷基团，Y1是官能团或有机基团或有机硅氧烷基团，并且Y2是官能团或有机基团或有机硅氧烷基团，并且其中所述官能团独立地选自下列：NH2、仲胺、叔胺、乙酰胺、三氟乙酰胺、咪唑、脲、OH、烷氧基、丙烯酰氧基、乙酸酯、SH、烷基硫醇、磺酸酯、亚甲基磺酸酯和氰化物以及它们的盐，并且其中所述有机基团的至少一个含有一个或多个支化点。
2.如权利要求1所述的方法，其中在使所述电介质层与所述有机化合物反应的步骤之前，所述方法还包括将所述一个或多个导体的上表面抛光，使得所述表面与所述电介质的上表面共面的步骤。
3.如权利要求2所述的方法，其中将所述一个或多个导体的上表面抛光的步骤包括化学机械抛光(CMP)。
4.如在前权利要求中任一项所述的方法，其中所述一个或多个导体包含Cu，或Cu合金，或Ag，或Ag合金。
5.如权利要求1-3中任一项所述的方法，其中所述电介质层包含硅氧化物或碳化的硅氧化物。
6.如权利要求5所述的方法，其中所述电介质层包含二氧化硅或碳化二氧化硅。
7.如权利要求1-3中任一项所述的方法，其中所述电介质层是多孔层。
8.如权利要求1-3中任一项所述的方法，其中所述覆盖层包含合金。
9.如权利要求8所述的方法，其中所述覆盖层包含三元合金组合物。
10.如权利要求9所述的方法，其中所述三元合金组合物包含Co、Ni、W、Mo、B、P和Sn中的一种或多种。
11.如权利要求1-3中任一项所述的方法，其中所述覆盖层包含CoP、CoB、CoWP、CoWB、CoMoB、CoWBP、NiP、NiB、NiMoP或CoSnP。
12.如权利要求1-3中任一项所述的方法，其中通过无电沉积沉积所述覆盖层。
13.如权利要求1-3中任一项所述的方法，其中R和任选的在Y1和Y2中的一个或两个独立地选自下列有机基团和有机硅氧烷基团：有机硅氧烷低聚物、有机硅氧烷聚合物、C1-C25烷基、C2至C25链烯基、C2至C25炔基、芳基、被C1-C25烷基、C2至C25链烯基和/或C2至C25炔基中的一个或多个取代的芳基。
14.如权利要求13所述的方法，其中所述有机硅氧烷低聚物或有机硅氧烷聚合物具有下列通式：
Figure FSB00000779565600021
其中n是正整数，并且其中Y1是官能团或有机基团，Y2是官能团或有机基团，Y3是官能团或有机基团，Y4是官能团或有机基团，并且Y5是官能团或有机基团，并且其中所述一个或多个官能团独立地选自：NH2、仲胺、叔胺、乙酰胺、三氟乙酰胺、咪唑、脲、OH、烷氧基、丙烯酰氧基、乙酸酯、SH、烷基硫醇、磺酸酯、亚甲基磺酸酯和氰化物以及它们的盐。
15.如权利要求14所述的方法，其中n在1至20的范围内。
16.如权利要求15所述的方法，，其中n在1至5的范围内。
17.如权利要求1-3中任一项所述的方法，其中所述有机基团的至少一个含有至少两个支化点。
18.如权利要求1-3中任一项所述的方法，其中使所述具有式I的化合物在与所述电介质表面反应之前水解。
19.如权利要求1-3中任一项所述的方法，其中使所述电介质表面与所述有机化合物反应的步骤在包含有机溶剂的溶剂中进行。
20.如权利要求1-3中任一项所述的方法，其中使所述电介质表面与所述有机化合物反应的步骤在包含水的溶剂中进行。
21.如权利要求1-3中任一项所述的方法，其中使所述电介质表面与所述有机化合物反应的步骤在包含酸和/或表面活性剂的溶液中进行。
22.一种用于半导体器件的导电互连，所述导电互连可通过在前权利要求中任一项所限定的方法获得。
23.一种用于半导体器件的导电互连，所述导电互连包含：
(i)电介质层，所述电介质层具有在其上表面中安置的一个或多个导体，所述上表面通过使所述电介质表面与在液相中的有机化合物反应而被官能化，所述有机化合物具有下列通式：
Figure FSB00000779565600031
其中X是官能团，R是有机基团或有机硅氧烷基团，Y1是官能团或有机基团或有机硅氧烷基团，并且Y2是官能团或有机基团或有机硅氧烷基团，并且其中所述官能团独立地选自NH2、仲胺、叔胺、乙酰胺、三氟乙酰胺、咪唑、脲、OH、烷氧基、丙烯酰氧基、乙酸酯、SH、烷基硫醇、磺酸酯、亚甲基磺酸酯和氰化物以及它们的盐，并且其中所述有机基团的至少一个含有一个或多个支化点；和
(ii)覆盖层，所述覆盖层被安置在所述一个或多个导体的至少一些的上表面上。
24.如权利要求23所述的导电互连，其中所述有机化合物是反应性有机官能硅氧烷低聚物。
25.如权利要求23或权利要求24所述的导电互连，其中所述一个或多个导体包含Cu或其合金或Ag或其合金。
26.如权利要求23或权利要求24所述的导电互连，其中所述电介质层包含硅氧化物或碳化的硅氧化物。
27.如权利要求26所述的导电互连，其中所述电介质层包含二氧化硅或碳化二氧化硅。
28.如权利要求23或权利要求24所述的导电互连，其中所述电介质层是多孔层。
29.如权利要求23或权利要求24所述的导电互连，其中所述覆盖层包含合金。
30.如权利要求29所述的导电互连，其中所述覆盖层包含三元合金组合物。
31.如权利要求30所述的导电互连，其中所述三元合金组合物包含Co、Ni、W、Mo、B、P和Sn中的一种或多种。
32.如权利要求23或权利要求24所述的导电互连，其中所述覆盖层包含CoP、CoB、CoWP、CoWB、CoMoB、CoWBP、NiP、NiB、NiMoP或CoSnP。
33.如权利要求23或权利要求24所述的导电互连，其中所述覆盖层是无电沉积的覆盖层。
34.一种半导体器件，所述半导体器件包含如权利要求23至33中任一项所限定的导电互连。
35.将在表面上具有一个或多个导体的电介质层官能化的有机化合物的应用，其中所述应用包括在所述一个或多个导体的至少一些的上表面上沉积覆盖层之前，使所述有机化合物与所述电介质层反应，并且其中所述有机化合物具有下列通式：
Figure FSB00000779565600051
其中X是官能团，R是有机基团或有机硅氧烷基团，Y1是官能团或有机基团或有机硅氧烷基团，并且Y2是官能团或有机基团或有机硅氧烷基团，并且其中所述官能团独立地选自：NH2、仲胺、叔胺、乙酰胺、三氟乙酰胺、咪唑、脲、OH、烷氧基、丙烯酰氧基、乙酸酯、SH、烷基硫醇、磺酸酯、亚甲基磺酸酯和氰化物以及它们的盐，并且其中所述有机基团的至少一个含有一个或多个支化点。
CN2005800514682A 2005-09-01 2005-09-01 在双镶嵌互连上的覆盖层的形成 Expired - Fee Related CN101292343B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2005/011128 WO2007025566A1 (en) 2005-09-01 2005-09-01 Capping layer formation onto a dual damescene interconnect

Publications (2)

Publication Number Publication Date
CN101292343A CN101292343A (zh) 2008-10-22
CN101292343B true CN101292343B (zh) 2012-10-31

Family

ID=36118250

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800514682A Expired - Fee Related CN101292343B (zh) 2005-09-01 2005-09-01 在双镶嵌互连上的覆盖层的形成

Country Status (7)

Country Link
US (1) US8263430B2 (zh)
EP (1) EP1925024B1 (zh)
JP (1) JP2009507365A (zh)
CN (1) CN101292343B (zh)
AT (1) ATE543211T1 (zh)
TW (1) TW200715408A (zh)
WO (1) WO2007025566A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080207005A1 (en) * 2005-02-15 2008-08-28 Freescale Semiconductor, Inc. Wafer Cleaning After Via-Etching
WO2007087831A1 (en) * 2006-02-03 2007-08-09 Freescale Semiconductor, Inc. 'universal' barrier cmp slurry for use with low dielectric constant interlayer dielectrics
US7803719B2 (en) 2006-02-24 2010-09-28 Freescale Semiconductor, Inc. Semiconductor device including a coupled dielectric layer and metal layer, method of fabrication thereof, and passivating coupling material comprising multiple organic components for use in a semiconductor device
WO2007095973A1 (en) * 2006-02-24 2007-08-30 Freescale Semiconductor, Inc. Integrated system for semiconductor substrate processing using liquid phase metal deposition
US8772873B2 (en) 2011-01-24 2014-07-08 Tsinghua University Ge-on-insulator structure and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660634B1 (en) * 1998-07-09 2003-12-09 Advanced Micro Devices, Inc. Method of forming reliable capped copper interconnects
CN1463279A (zh) * 2001-06-07 2003-12-24 Lg化学株式会社 有机硅酸酯聚合物和从其得到的绝缘膜

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5358743A (en) * 1992-11-24 1994-10-25 University Of New Mexico Selective and blanket chemical vapor deposition of Cu from (β-diketonate)Cu(L)n by silica surface modification
US5478436A (en) * 1994-12-27 1995-12-26 Motorola, Inc. Selective cleaning process for fabricating a semiconductor device
US5614444A (en) * 1995-06-06 1997-03-25 Sematech, Inc. Method of using additives with silica-based slurries to enhance selectivity in metal CMP
US6268432B1 (en) * 1998-10-01 2001-07-31 Dow Corning Toray Silicone Co. Ltd. Filler/adhesive agent for display units containing a curable silicone composition
US6127282A (en) * 1998-11-12 2000-10-03 Advanced Micro Devices, Inc. Method for removing copper residue from surfaces of a semiconductor wafer
US6303500B1 (en) * 1999-02-24 2001-10-16 Micron Technology, Inc. Method and apparatus for electroless plating a contact pad
JP2001115022A (ja) * 1999-10-18 2001-04-24 Shin Etsu Chem Co Ltd 室温硬化性オルガノポリシロキサン組成物
US6503834B1 (en) * 2000-10-03 2003-01-07 International Business Machines Corp. Process to increase reliability CuBEOL structures
US6660338B1 (en) * 2001-03-08 2003-12-09 Agilent Technologies, Inc. Functionalization of substrate surfaces with silane mixtures
JP4261931B2 (ja) 2002-07-05 2009-05-13 株式会社荏原製作所 無電解めっき装置および無電解めっき後の洗浄方法
DE10237787A1 (de) * 2002-08-17 2004-03-04 Robert Bosch Gmbh Schichtsystem mit einer Siliziumschicht und einer Passivierschicht, Verfahren zur Erzeugung einer Passivierschicht auf einer Siliziumschicht und deren Verwendung
US6860944B2 (en) * 2003-06-16 2005-03-01 Blue29 Llc Microelectronic fabrication system components and method for processing a wafer using such components
DE112004003075B4 (de) * 2003-07-17 2013-08-01 Rorze Corp. Filme mit niedriger Dielektrizitätskonstante und Herstellungsverfahren für diese Filme sowie elektronische Bauteile, die diese Filme verwenden
JP2005056945A (ja) * 2003-08-08 2005-03-03 Hitachi Ltd 半導体装置の製造方法
US6924232B2 (en) * 2003-08-27 2005-08-02 Freescale Semiconductor, Inc. Semiconductor process and composition for forming a barrier material overlying copper
KR20050024721A (ko) * 2003-09-01 2005-03-11 삼성전자주식회사 신규 실록산계 수지 및 이를 이용한 반도체 층간 절연막
US20060012079A1 (en) * 2004-07-16 2006-01-19 Gun-Young Jung Formation of a self-assembled release monolayer in the vapor phase
US20080303019A1 (en) * 2004-08-24 2008-12-11 Masatoshi Nakagawa Side Chain-Containing Type Organic Silane Compound, Thin Film Transistor and Method of Producing Thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660634B1 (en) * 1998-07-09 2003-12-09 Advanced Micro Devices, Inc. Method of forming reliable capped copper interconnects
CN1463279A (zh) * 2001-06-07 2003-12-24 Lg化学株式会社 有机硅酸酯聚合物和从其得到的绝缘膜

Also Published As

Publication number Publication date
EP1925024B1 (en) 2012-01-25
WO2007025566A1 (en) 2007-03-08
CN101292343A (zh) 2008-10-22
US20080242110A1 (en) 2008-10-02
US8263430B2 (en) 2012-09-11
ATE543211T1 (de) 2012-02-15
JP2009507365A (ja) 2009-02-19
TW200715408A (en) 2007-04-16
EP1925024A1 (en) 2008-05-28

Similar Documents

Publication Publication Date Title
US9275954B2 (en) Molecular self-assembly in substrate processing
US7205228B2 (en) Selective metal encapsulation schemes
CN101292343B (zh) 在双镶嵌互连上的覆盖层的形成
WO2007111679A2 (en) Method of selectively depositing a thin film material at a semiconductor interface
US20050161338A1 (en) Electroless cobalt alloy deposition process
CN101287777B (zh) 包含偶联的电介质层和金属层的半导体器件、其制造方法和用于偶联半导体器件中的电介质层和金属层的材料
KR20100005026A (ko) 실리콘계 절연막의 에칭 후처리제, 반도체 장치의 제조 방법 및 반도체 장치
US7547972B2 (en) Laminated structure, very-large-scale integrated circuit wiring board, and method of formation thereof
CN101395713B (zh) 用于增强铜的电迁移抵抗性的涂布方法
US20050170650A1 (en) Electroless palladium nitrate activation prior to cobalt-alloy deposition
US11846018B2 (en) Method and wet chemical compositions for diffusion barrier formation
US8252685B2 (en) Techniques to improve characteristics of processed semiconductor substrates
WO2024106471A1 (ja) 基板処理方法、プラズマ処理装置及び基板処理システム
KR20080093963A (ko) 이중 데임신 인터커넥트 상의 캐핑층 형성 방법
KR100426209B1 (ko) 반도체 배선용 구리막 형성방법
KR20020017815A (ko) 구리를 이용한 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20091225

Address after: Texas, USA

Applicant after: FREESCALE SEMICONDUCTOR, Inc.

Co-applicant after: NXP B.V.

Address before: Texas, USA

Applicant before: FREESCALE SEMICONDUCTOR, Inc.

Co-applicant before: Koninklijke Philips Electronics N.V.

C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Texas, USA

Co-patentee after: NXP B.V.

Patentee after: NXP USA, Inc.

Address before: Texas, USA

Co-patentee before: NXP B.V.

Patentee before: FREESCALE SEMICONDUCTOR, Inc.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121031

Termination date: 20210901