CN101290639A - 半导体集成电路以及半导体集成电路的布局方法 - Google Patents

Abstract

本发明提供一种半导体集成电路，其中将功能块分成多个区域。在各个区域设置有：在第一方向布线的时钟基干布线；在与第一方向正交的第二方向布线，且由与时钟基干布线电连接的多根时钟支线布线构成的时钟支线布线组；与时钟基干布线电连接的时钟驱动单元；和由与时钟基干布线或者时钟支线布线组电连接的多个时钟同步单元构成的时钟同步单元组。并且，各时钟支线布线组之间被电分离，仅由时钟驱动单元，对所连接的时钟基干布线、和与该时钟基干布线连接的时钟支线布线组进行驱动。从而提供一种使耗电量以及时钟偏移变小，且即使在大规模的半导体集成电路中，供给时钟信号的时钟驱动单元的负载容量也小的具备时钟分配电路的半导体集成电路。

Description

半导体集成电路以及半导体集成电路的布局方法

技术领域

本发明，涉及一种在用标准单元构成的功能块中采用分配时钟信号的时钟分配电路的半导体集成电路以及半导体集成电路的布局方法。

背景技术

近年来，随着数字电路的高速化、高功能化，半导体集成电路的高速化、高集成化不断发展。

随着半导体集成电路的高速化，对取得半导体集成电路内的触发器的同步的时钟信号的信号延迟的偏差(时钟偏移)进行抑制变得重要。时钟偏移，是指处于同步的触发器之间的时钟信号的到达时间之差，若时钟偏移大，则会存在引起动作频率的降低、进而引起电路的误动作的问题。

另外，为了对半导体集成电路进行高集成化，因而需要对制造工序进行细微化。因此，一年一年，半导体集成电路内使用的信号布线宽越来越细，因布线电阻的增加会导致布线延迟不断增大。

以往，由于布线延迟小，因此因单元的栅极延迟的偏差而导致的时钟偏移占主要地位。但是，近年来，因布线延迟的偏差增加而导致的时钟偏移的增大越来越成问题，需要削减时钟信号的布线延迟偏差。

作为削减时钟信号的布线延迟偏差的以往的时钟布线结构，例如有梳型(comb)时钟布线、鱼骨型(fish-bone)时钟布线和网眼型(mesh)时钟布线这样的时钟布线技术(例如专利文献1和专利文献2)。

另外，作为半导体集成电路中的时钟信号的布线延迟的削减方法，有专利文献3中记载的技术。

专利文献1：特开平9-283631号公报

专利文献2：特开平10-199985号公报

专利文献3：特开2003-332430号公报

但是，梳型时钟布线，虽然按照电路不产生误动作的方式控制来布线延迟的偏差从而防止动作速度的降低，但如果信号的输出侧和接收侧的触发器是一对一的，则能够控制布线延迟的偏差，但在一般的电路中由于存在多对多的关系，因此对这些所有触发器对布线延迟的偏差进行控制是很困难的。

并且，鱼骨型时钟，在芯片尺寸小的情况下虽然是有效的，但在大规模的半导体集成电路中，水平方向的支线布线长，从支线布线的中央部至端部为止的布线电阻非常大，存在因布线延迟的偏差而导致在芯片的中心部与周边部的时钟偏移变大的问题。并且，由于许多时钟同步单元作为负载与时钟基干布线连接，因此还存在时钟基干布线部分的布线延迟的偏差也很大的问题。

另外，网眼型时钟，由于对块整体将时钟布线为格子状，因此布线电阻小，布线延迟的偏差小，但存在的问题在于，时钟的总布线长度长，供给时钟信号的时钟驱动单元的负载容量大，消耗电能变大。

另外，梳型时钟布线、鱼骨型时钟布线和网眼型时钟布线，由于都是由一根时钟布线来驱动对整个块的时钟同步单元的时钟信号，因此负载容量非常大。

因此，需要由多个时钟驱动单元来同时驱动时钟布线整体。这种情况下，如果到多个时钟驱动单元之前存在时钟偏移，则贯通电流会通过鱼骨型时钟布线和网眼布线部分在时钟驱动单元之间流动，存在耗电量变大的问题。

另外，在当前市售的标准单元等级(standard cell level)的延迟计算工具中，在像这样由多个时钟驱动单元来驱动一根时钟布线的情况下，存在的问题是，无法高精度进行延迟计算，无法考虑与其它信号布线之间的串扰的影响。

并且，为了削减时钟信号的布线延迟，若使用膜厚度厚、低电阻的上层布线，则因制造工序的限制导致需要使用宽的布线，因去往上层布线的将布线层间连接的接触体(contact)大等，若使用于时钟布线整体，则由于信号布线区域不足，因而在对许多时钟驱动单元或者时钟同步单元进行驱动的时钟树的末端侧，上层布线的使用变得困难。

发明内容

本发明就是着眼于上述问题而作出的，其目的在于提供一种耗电量以及时钟偏移小，且即使在大规模的半导体集成电路中，供给时钟信号的时钟驱动单元的负载容量也较小的时钟分配电路。

为了解决上述课题，本发明的技术方案在于，一种采用时钟分配电路的半导体集成电路，该时钟分配电路在采用标准单元构成的功能块中分配时钟信号，该时钟分配电路包括：

在第一方向布线的第一时钟基干布线；

在与上述第一方向正交的第二方向布线，且由与上述第一时钟基干布线电连接的多根时钟支线布线构成的第一时钟支线布线组；

与上述第一时钟基干布线电连接的第一时钟驱动单元；

由与上述第一时钟基干布线或者上述第一时钟支线布线组电连接的多个时钟同步单元构成的第一时钟同步单元组；

与上述第一时钟基干布线并行配置的第二时钟基干布线；

在上述第二方向布线，且由与上述第二时钟基干布线电连接的多根时钟支线布线构成的第二时钟支线布线组；

与上述第二时钟基干布线电连接的第二时钟驱动单元；

由与上述第二时钟基干布线或者上述第二时钟支线布线组电连接的多个时钟同步单元构成的第二时钟同步单元组；以及

对上述第一时钟驱动单元以及第二时钟驱动单元提供时钟信号的时钟源驱动器，

上述第一时钟支线布线组和上述第二时钟支线布线组被电分离，

仅由上述第一时钟驱动单元，来驱动上述第一时钟基干布线以及上述第一时钟支线布线组，

仅由上述第二时钟驱动单元，来驱动上述第二时钟基干布线以及上述第二时钟支线布线组。

根据本发明，能够使耗电量以及时钟偏移变小，即使在大规模的半导体集成电路中也能够使时钟驱动单元的负载容量变小。

附图说明

图1是表示第一实施方式的功能块100的俯视图。

图2是表示在第二区域20内的第二时钟同步单元组24的连接例的图。

图3是将第二时钟驱动单元23与第二时钟基干布线21的连接部分、以及第二时钟支线布线组22与第二时钟同步单元组24的连接部分放大后的俯视图。

图4是第二时钟驱动单元23与第二时钟基干布线21的连接部分剖面图。

图5是表示第二实施方式的功能块200的俯视图。

图6是表示第一时钟驱动单元13和第二时钟驱动单元23的驱动能力不同的功能块的例子的图。

图7是时钟支线布线的布线例的图。

图8是时钟支线布线的布线例的图。

图9是说明时钟支线布线的布线方法的图。

图10是表示第三实施方式的功能块300的俯视图。

图11是表示功能块300的分割例的图。

图12是在功能块的形状为非矩形的情况下应用本发明的时钟分配电路的例子。

图13是在功能块的形状为非矩形的情况下应用本发明的时钟分配电路的例子。

图14是表示第四实施方式的功能块400的俯视图。

图15是表示第二时钟驱动单元23以及第三时钟驱动单元33的配置例的图。

图16是表示第五实施方式的功能块500的俯视图。

图17是表示功能块500的分割例的图。

图18是表示功能块500的分割例的图。

图19是表示第六实施方式的功能块600的俯视图。

图20是表示在不同的时钟系统间区域重叠的功能块的例子的图。

图21是第七实施方式的时钟布局自动化方法的流程图。

其中：10-第一区域，11-第一时钟基干布线，12-第一时钟支线布线组，13-第一时钟驱动单元，14-第一时钟同步单元组，20-第二区域，21-第二时钟基干布线，22-第二时钟支线布线组，23-第二时钟驱动单元，24-第二时钟同步单元组，25-时钟源驱动器，30-第三区域，31-第三时钟基干布线，32-第三时钟支线布线组，33-第三时钟驱动单元，34-第三时钟同步单元组，35-硬宏，35a-时钟连接针，40-第四区域，41-第四时钟基干布线，42-第四时钟支线布线组，43-第四时钟驱动单元，44-第四时钟同步单元组，60-时钟源驱动器，100-功能块，200-功能块，300-功能块，400-功能块，500-功能块，600-功能块

具体实施方式

以下，针对本发明的实施方式参照附图进行说明。另外，在以下的各实施方式的说明中，对具有与曾经说明过的结构要素相同功能的结构要素，附加相同的符号省略说明。

(第一实施方式)

图1是采用本发明中的时钟分配电路的功能块100的俯视图。功能块100，采用标准单元来构成电路。在标准单元中，通过组合P沟道晶体管和N沟道晶体管来安装反相器和NAND等功能。

功能块100，被分割成第一区域10和第二区域20。

在第一区域10，设置有时钟基干区域、时钟支线布线、以及时钟驱动单元。

详细来说，第一区域10，在其中心的垂直方向布线有第一时钟基干布线11。从第一时钟基干布线11起，在水平方向等间距地布线有一组时钟支线布线。另外，所谓中心，未必就是正确的中心。即，只要处于视为中心的范围(以下称作中心附近)即可。另外，在此，将这一组时钟支线布线称作第一时钟支线布线组12。在各图中，以第一时钟支线布线组12内的一个时钟支线布线为代表附以符号。

另外，在第一时钟基干布线11的中心附近，连接有在第一区域10的中心附近配置的第一时钟驱动单元13(后述)的输出端子。

在第一区域10内，配置有作为一组时钟同步单元(图中的虚线椭圆内的块)的第一时钟同步单元组14。

第一时钟同步单元组14的各时钟同步单元，与第一时钟基干布线11或者第一时钟支线布线组12电连接。

在第二区域20也设置有时钟基干布线、时钟支线布线组、以及时钟驱动单元。

详细来说，第二区域20，在中心附近的垂直方向布线有第二时钟基干布线21，从第二时钟基干布线21起，在水平方向等间隔地布线有一组时钟支线布线(第二时钟支线布线组22)。另外，在各图中，以第二时钟支线布线组22内的一个时钟支线布线为代表附以符号。

另外，在第二时钟基干布线21的中心附近，连接有在第二区域20的中心附近配置的第二时钟驱动单元23的输出端子。

在第二区域20内，也配置有作为一组时钟同步单元(图中的虚线椭圆内的块)的第二时钟同步单元组24。第二时钟同步单元组24的各时钟同步单元，与第二时钟基干布线21或者第二时钟支线布线22电连接。

第一时钟驱动单元13，将从时钟源驱动器25(后述)输出的时钟信号作为输入，通过第一时钟基干布线11、以及第一时钟支线布线组12，向第一时钟同步单元组14的各时钟同步单元分配相同的时钟信号。

另外，第二时钟驱动单元23，将从时钟源驱动器25输出的时钟信号作为输入，通过第二时钟基干布线21、以及第二时钟支线布线组22，向第二时钟同步单元组24的各时钟同步单元分配相同的时钟信号。

在此，第一时钟驱动单元13～第二时钟驱动单元23，是安装了缓冲器或者反相器的功能的标准单元，各时钟同步单元，是控制对后段的触发器的时钟供给的时钟控制单元或者触发器。

另外，第一时钟支线布线组12和第二时钟支线布线组22，分别在电学上分离。

时钟源驱动器25，从功能块100的外部输入时钟信号，向第一时钟驱动单元13和第二时钟驱动单元23，供给该时钟信号。

如上述，根据本实施方式，第一时钟驱动单元13，只要对第一区域10内的第一时钟基干布线11、第一时钟支线布线组12、第一时钟同步单元组14进行驱动即可。因此，与对功能块内的时钟信号整体进行驱动的情况相比，能够使驱动的负载容量为大约一半。即，能够仅由第一时钟驱动单元13对第一区域10内的全部第一时钟同步单元组14进行驱动。

另外，第二时钟驱动单元23，只要仅对第二区域20内的第二时钟基干布线21、第二时钟支线布线组22、第二始终同步单元组24进行驱动即可。因此，可以仅由第二时钟驱动单元23对第二区域20内的所有第二时钟同步单元组24进行驱动。

即，根据本实施方式，能够减小一个时钟驱动单元所驱动的时钟同步单元数，其结果为，由于时钟支线布线的总布线长也变短，因此能够使一个时钟驱动单元所驱动的负载变小。所以，可以由一个高驱动的时钟驱动单元，来对区域内的时钟基干布线、时钟支线布线、时钟同步单元进行驱动。

另外，由于能够使从时钟驱动单元至时钟同步单元的时钟布线结构均匀化，因此布线延迟的偏差很小。

另外，采用目前市售的标准单元等级的延迟计算工具进行延迟计算成为可能。即，采用当前市售的标准单元等级的延迟计算工具中，在由多个时钟驱动单元对一根信号布线进行驱动的情况下，存在无法正确进行延迟计算，延迟时间的误差变大的问题。因此，需要采用晶体管等级的模拟器仅对梳型时钟布线和网眼布线部分进行延迟计算，但随之会产生半导体集成电路的定时保证所需要的工序增加，或者无法正确反映串扰等的影响，导致延迟计算精度降低的问题。然而，在本实施方式中，由于用一个时钟驱动单元进行驱动，因此能够消除这样的问题。

并且，能够在整个区域内将时钟支线布线均匀布线，不管时钟同步单元的配置如何，都能够使布线延迟的偏差变小。

另外，由于将功能块分割为多个区域，因此能够对每个区域将时钟树最优化。

另外，在功能块100中，由于将功能块在纵向进行区域分割，因此第一时钟基干布线11～第二时钟基干布线21成为非常长的布线，但是，通过采用膜厚度厚的上层布线对第一时钟基干布线11～第二时钟基干布线21进行布线，从而能够使时钟基干布线的布线电阻变小。因此，即使在第一时钟基干布线11～第二时钟基干布线21的布线长度长的情况下，也能够使在时钟基干布线的中心部和终端部的时钟偏移非常小。另外，这种情况下，从时钟基干布线至时钟支线布线的终端部为止的距离，为功能块100的横宽的1/4。因此，至时钟支线布线的终端部为止的布线电路变小，能够使在时钟支线布线的中央部和终端部的布线延迟的偏差变小。即，能够使时钟基干布线、时钟支线布线的时钟偏移变小。进而，如果电阻小，则能够由高驱动的时钟驱动单元对多个时钟同步单元一举进行驱动，能够使时钟偏移变小。

另外，时钟基干布线，通过由膜厚度厚的上层布线、进而由宽的布线构成，进一步能够使布线电阻变小。

另外，图2为表示在第二区域20内的第二时钟同步单元组24的连接例。在图2中，第二时钟同步单元组24，配置在由第二时钟基干布线21的垂直方向、第二时钟支线支线布线组22的水平方向决定的区域内。第二时钟基干布线21附近的第二时钟同步单元组24，直接布线成第二时钟基干布线21，除此以外的第二时钟同步单元组24，直接布线成处于上方或者下方最短距离的时钟支线布线。因此，该布线部分由于距时钟支线布线或者时钟基干布线的布线长度短，因此即使采用膜厚度薄的下层布线也能够使布线延迟变小。

另外，如图1、图2所示，优选各时钟支线布线以一定间隔进行整体布线，从而即使在时钟同步单元的配置存在偏差的情况下，也能够以最短的方式进行连接。

图3为将图2所示的第二时钟驱动单元23和第二时钟基干布线21的连接部分、以及第二时钟支线布线组22与第二时钟同步单元组24的连接部分放大后的俯视图。另外，图4是第二时钟驱动单元23与第二时钟基干布线21的连接部分剖面图。

在图3、图4所示的例中，功能块100的布线层，由第一层～第六层的六层布线构成。另外，在各布线层间，配置有连接各布线层的接触体(contact)。

从第一层至第五层的布线层，构成得膜厚度薄。因此，薄片电阻大。另一方面，第六层的布线层的膜厚度与第一至第五层相比处于5倍以上，薄片电阻为1/5。如果使膜厚度变厚，则由于制造工序的限制，需要使布线宽变宽。因此，可用于第六层的布线的根数变少。但是，通过仅对时钟基干布线限定膜厚度厚的上层布线的使用，从而能够将上层布线的使用抑制在最低限度。即，该结构能够限定使用于时钟信号的上层布线的使用地方。

在图3的例中，第二时钟驱动单元23，是采用P沟道晶体管和N沟道晶体管安装了反相器的功能的标准单元。在该例中，在从第二时钟驱动单元23的输出端子至第四层为止通过接触体连接起来以后，由第四层的布线与在第六层布线的第二时钟基干布线21的中心附近连接的第五层布线连接。

第二时钟驱动单元23，需要对第二区域20内的所有时钟同步单元进行驱动。因此第二时钟驱动单元23的驱动能力非常高，电流集中在从第二时钟驱动单元23至第二时钟基干布线21，因电迁移而导致的布线的断线成为问题。因此，从第二时钟驱动单元23至第二时钟基干布线21，需要使流过布线以及接触体的电流的电流密度变小。因而，采用宽的布线以及多个接触体进行连接为佳。这样，能够使从时钟驱动单元至时钟基干布线的电阻变小。因此，能够由高驱动的时钟驱动单元对多个时钟同步单元一举进行驱动，能够使时钟偏移变小。

另外，在图4的例子中，第二时钟基干布线21中，用第五层的布线层来布线第二时钟支线布线组22，从时钟支线布线至第二时钟同步单元组24中，从第四层起使用第二层的布线来连接。因此，从第二时钟支线布线组22至第二时钟同步单元组24为止的布线的布线长度短，并且之前连接的负载容量小，因此即使因流程制约而采用最小宽度的布线构成，布线延迟也很小。

另外，从时钟基干布线起布线有多个时钟支线布线，电流从时钟基干布线向时钟支线布线分散。因此，对于时钟支线布线和从时钟支线布线至时钟同步单元的布线来说，可以使电流密度变小，即使采用最小的线宽，电迁移也没有问题。

下层布线虽然电阻大，但优点在于能够确保许多布线区域，因时钟同步单元有许多单元，故若对从时钟支线布线至时钟同步单元的布线在上层布线和下层布线使用宽的布线，则布线区域会变得不足。但是，如上述那样，采用宽的布线和多个接触体连接从时钟驱动单元至上层的时钟基干布线，仅时钟基干布线采用膜厚度厚的上层布线，从时钟支线布线至同步单元采用最小宽度的下层布线，从而能够使因布线延迟占主导的驱动器一侧的布线电阻变小，能够既削减时钟偏移，又确保布线区域。

第二实施方式

图5为表示本发明的第二实施方式的功能块200的俯视图。如图5所示，功能块200，第一块支线布线组12中设置有4根时钟支线布线，第二块支线布线组22中设置有6根时钟支线布线。这样，第一时钟支线布线组12中，通过去除时钟同步单元不在附近的时钟支线布线，从而能够去除布线电容，削减消耗电能。

在图5的例子中，第一时钟驱动单元13和第二时钟驱动单元23所驱动的负载容量是不同的。因此，如果第一时钟驱动单元13～第二时钟驱动单元23的驱动能力相同，由此产生的信号迁移时间不同，整体的时钟偏移变大。

因此，时钟驱动单元的驱动能力，只要根据时钟驱动单元所驱动的负载容量的削减比例来决定即可。图6是第一时钟驱动单元13和第二时钟驱动单元23的驱动能力不同的功能块的例子，是使驱动能力小的一方变小来表示的。图6的例子中，根据第一时钟驱动单元13所驱动的负载容量的削减比例，来降低第一时钟驱动单元13的驱动能力。从而，能够既使第一时钟驱动单元13和第二时钟驱动单元23的信号迁移时间相同，又削减耗电量。

另外，在决定时钟同步单元的配置之后，通过配合该配置来布线时钟支线布线，从而能够削减时钟支线布线中冗长的布线部分。从而，由于还削减了时钟支线布线的总布线长，因此能够将削减后的区域使用于通常的信号布线。

另外，如图7所示，时钟支线布线，优选布线至配置有时钟同步单元的地方为止。即，第一时钟支线布线组12、第二时钟支线布线22，分别以第一时钟基干布线11、第二时钟基干布线21为中心配置成左右非对称。这样能够削减布线负载容量，削减耗电量。

另外，如图8所示，时钟支线布线，优选根据布线长度而使布线宽改变。直到位于从时钟基干布线远离的位置的时钟同步单元为止的布线长度较长，则布线延迟变大，时钟偏移变大。但是，通过使时钟支线布线与布线长度成比例变宽，从而能够减少至时钟同步单元为止的布线电阻偏差，其结果为，能够使向位于从时钟基干布线远离的位置的时钟同步单元的时钟支线布线上的时钟偏移变小。相反，对于去往位于时钟基干布线附近的时钟同步单元的时钟支线布线，通过使布线宽度变窄，从而能够削减布线容量。

关于上述时钟支线布线的布线方法，采用图9进行说明。

在图9中，第一区域10、第二区域20分别被进一步分割成8个区域。对每个该区域分别配置一根时钟支线布线。时钟支线布线，将该区域内的时钟同步单元组的重心位置，作为水平方向的布线位置。然后，从时钟基干布线往该区域内的最端侧的时钟同步单元为止布线时钟支线布线。由此，能够去除冗长的布线，削减耗电量。

(第三实施方式)

在上述的各实施方式中，虽然各区域(第一区域10等)是相同的大小，但在第三实施方式中，以将功能块分割为不同大小的区域的例子进行说明。

图10是表示本发明的第三实施方式的功能块200的俯视图。如图10所示，功能块300被分割成第一区域10、第二区域20、和第三区域30。

第三区域30，在中心附近的垂直方向布线有第三时钟基干布线31。从第三时钟基干布线31起，在水平方向布线有一组时钟支线布线(第三时钟支线布线组32)。另外，在第三时钟基干布线31的中心附近，连接有配置在第三区域30的中心附近的第三时钟驱动单元组33的输出端子。

上述第一区域10、第二区域20、以及第三区域30的大小，按照各区域内的时钟同步单元为相同数量的方式而决定。

当时钟同步单元组的配置存在偏向的情况下，若将区域均匀分割，则会形成时钟同步单元多的区域和时钟同步单元少的区域，时钟驱动单元所驱动的负载容量因每个区域而不同。这种情况下，时钟驱动单元的信号迁移时间不同，整体的时钟偏移会变得较大。

但是，如上述那样，通过按照负载均等的方式分割区域，从而即使在时钟同步单元的配置存在偏向的情况下，也能够使时钟驱动单元所驱动的时钟同步单元数变均匀。故而，即使第一时钟驱动单元13、第二时钟驱动单元23、以及第三时钟驱动单元33的驱动能力相同，也能够使信号迁移时间相等，能够使整体的时钟偏移变小。

另外，虽然在图10的例子中，按照区域内的时钟同步单元成为相同数量的方式分割区域，但也可以按照各区域内的时钟同步单元的输入容量以及时钟布线的布线容量的总和相等的方式进行分割。

另外，图11是表示功能块300的分割例的示图。在功能块300中，将图1所示的第二区域20进一步分成两个区域。该功能块，由第一区域10、上下配置的第二区域20、第三区域30构成。在图11所示的例子中，第三时钟基干布线31，在第二时钟基干布线21的下部配置在第一方向。在此，所谓下部是指第二时钟基干布线21在第一方向(参照图2)的顺时针一侧或者逆时针一侧。

另外，在该例中，将第二区域20的面积与第三区域30的面积组合后的面积，与第一区域10的面积相等。并且，将第二时钟同步单元组24中的时钟同步单元数与第二时钟同步单元组34中的时钟同步单元数相加后的单元数，比第一时钟同步单元组14中的时钟同步单元数多。

这样，对于时钟同步单元组的配置存在偏向，时钟同步单元密集配置的区域，进一步分割成多个区域，对于各个区域，由所设置的时钟驱动单元进行驱动。

因此，在上述的例子中，能够使第二时钟驱动单元23、第三时钟驱动单元33分别驱动的负载容量变小，使第一时钟驱动单元13、第二时钟驱动单元23、第三时钟驱动单元33驱动的负载容量均匀化。进而，如果使第二时钟驱动单元23、第三时钟驱动单元33的配置与第一时钟驱动单元13在垂直方向的配置位置相同，则能够使从时钟源驱动器25至第一时钟驱动单元13、第二时钟驱动单元23、第三时钟驱动单元33为止的布线距离等相等。

图12是对形状为非矩形的功能块应用上述时钟分配电路的例子。在该例中，第二区域20，与第一区域10相比在垂直方向的长度较短。

这种情况下，使第二时钟基干布线21与第二区域20的垂直方向的长度一致，减少其垂直方向的长度。另外，第二区域20中，第二时钟支线布线组22的布线根数也变少，其程度与区域的缩小相应。因此，第二时钟驱动单元23的负载容量变小。即，对于第二时钟驱动单元23，通过根据负载容量使驱动能力变小，从而既能够减少时钟偏移，还能够减少耗电量。

另外，如果使第一时钟驱动单元13、第二时钟驱动单元23在水平方向的位置一致，则第二时钟驱动单元23的配置，就不在第二区域20的中心，通过对第二时钟基干布线21的布线采用低电阻的上层布线，从而能够使时钟基干布线的时钟偏移变小。

另外，在图12中，对形状为非矩形的功能块进行了描述，即使形状不是矩形，对于没有所连接的时钟同步单元的部分，也同样能够使时钟基干布线的长度变短。

另外，在图12中，虽然对各区域为矩形的情况进行了描述，但各区域也可以是非矩形。例如，在图13所示的例子中，第一区域10是下部的一边比上部的一边长的非矩形的形状。在该例子中，第一时钟支线布线组12，与第一区域10的形状一致，下部的布线长比上部长。从而，即使对于第一区域10内的非矩形部分的第一时钟同步单元组14，也能够以最短的方式与第一时钟支线布线连接。

(第四实施方式)

在本发明的第四实施方式中，对在功能块内存在SRAM(StaticRandom Access Memory)等硬宏(hard macro)的例子进行说明。

图14是表示第四实施方式的功能块400的俯视图。功能块400具有硬宏35。硬宏35，跨越第一区域10、第二区域20而配置。

如图14所示，第二区域20的中心部分配置有硬宏35。因此，在功能块400中，无法将第二时钟驱动单元23配置在第二区域20的中心附近。因此，在功能块400中，按照配置不与硬宏35重叠的方式，将第二时钟驱动单元23配置在第二区域20的下部。这样，第二时钟驱动单元23的配置就不在第二区域20的中心附近。但是，第二时钟基干布线21由于采用低电阻的上层布线，因此通过将第二时钟驱动单元23配置在第二时钟基干布线21的末端附近来以最短的方式与第二时钟基干布线21连接，从而能够使对整体的时钟偏移足够小。

另外，也使第一时钟驱动单元13在垂直方向移动至与第二时钟驱动块23相同的位置。这样，能够使从第一时钟驱动单元13至时钟源驱动器25为止的距离、与从第二时钟驱动单元23至时钟源驱动器25为止的距离相等。即，能够使来自时钟源驱动器25的时钟偏移变小。

并且，硬宏35，也可以有多个时钟连接针。在图14的例子中，在第一区域10以及第二区域20分别配置一个硬宏35的时钟连接针35a，因此，将处于第一区域10内的时钟连接针35a与第一时钟驱动单元13连接，将处于第二区域20内的时钟连接针35a与第二时钟驱动单元23连接。从而，能够以最短的方式连接时钟支线布线至时钟连接针。

当时钟连接针的输入容量大时，至时钟连接针的布线延迟变大，时钟驱动单元所驱动的负载容量变得非常大，时钟信号的信号波形的倾斜趋缓，时钟偏移变大。但是，如上述那样将时钟连接针分割为多个，分别由不同的时钟驱动单元来驱动各个时钟连接针，或者与各个时钟支线布线连接，从而能够使到时钟连接针的布线延迟变小，时钟驱动单元所驱动的负载容量变小。

另外，如图15所示，也可以使第二时钟驱动单元23以及第三时钟驱动单元33的配置，与第一时钟驱动单元13在水平方向的位置一致。在图15的例子中，功能块，被分割成第一区域10、第二区域20、第三区域30。另外，硬宏35，跨第二区域20和第三区域30而配置。详细来说，硬宏35，与第二区域20以及第三区域30的中心部重叠，在第二区域20以及第三区域30的中心附近，无法配置第二时钟驱动单元23、以及第三时钟驱动单元33。因此，往配置不与硬宏35重叠的位置，在水平方向移动配置第二时钟驱动单元23、以及第三时钟驱动单元33。这种情况下，通过将第二时钟基干布线21以及第三时钟基干布线31移动至与第二时钟驱动单元23以及第三时钟驱动单元33相同的位置，从而能够使从时钟驱动单元至时钟基干布线的布线延迟变小，防止时钟偏移的恶化。

另外，通过让时钟基干布线分布在硬宏的左右，从而能够从第二时钟基干布线21、第三时钟基干布线31双方对硬宏供给时钟。即，由此能够使布线延迟变小。

另外，也可以将第一时钟驱动单元13以及第二时钟驱动单元23如图15所示配置成一列，从时钟源驱动器25至第一时钟驱动单元13、第二时钟驱动单元23的时钟连接针为止，用在各段将各布线长设为等长的多段缓冲树构成。从而，也可以使缓冲树的各段的布线延迟相等，使来自时钟源驱动器25的时钟偏移变小。

第五实施方式

在本发明的第五实施方式中，针对将本发明的时钟分配电路应用于大规模电路的例子进行说明。图16为表示第五实施方式的功能块500的俯视图。

如图16所示，功能块500，被分割成第一区域10、第二区域20、第三区域30、第四区域40这四块。在该例子中，第三区域30以及第四区域40分别被配置在第一区域10、第二区域20的下部。

第四区域40，在中心附近的垂直方向布线第四时钟基于布线41，从第四时钟基干布线41起，在水平方向布线有一组时钟支线布线(第四时钟支线布线组42)。在第四时钟基干布线41的中心附近，连接有配置在第四区域40的中心附近的第四时钟驱动单元43的输出端子。

另外，在第四区域40内，配置有第四时钟同步单元组44。第四时钟同步单元组44，与第四时钟基干布线41或者第四时钟支线布线42电连接。

第一时钟驱动单元13、第二时钟驱动单元23、第三时钟驱动单元33以及第四时钟驱动单元43，经由中继缓冲器输入从相同的时钟源驱动器25输出的时钟信号，并分别分配相同的时钟信号。在此，从时钟源驱动器25至各中继缓冲器，从中继缓冲器至各时钟驱动单元，分别由等长布线构成，从而能够使各段的布线延迟相等。

这样在功能块500中，不仅是在垂直方向上，在水平方向上也划分区域，从而能够使时钟基干布线的长度变短，使时钟基干布线的布线延迟变小。进而，通过使各区域内的时钟同步单元数变少，从而能够使各块驱动单元所区域的负载容量变小。即，可以由一个时钟驱动单元来驱动区域内的时钟基干布线、时钟支线布线组、时钟同步单元。

另外，功能块，也可以根据功能块的大小在垂直方向分割3个以上。

另外，也可以将从时钟源驱动器25至第一时钟驱动单元13、第二时钟驱动单元23的时钟连接针，由在各段将各自的布线长分别设为等长的多段缓冲树构成，并且与该缓冲树不同，将从时钟源驱动器25至第三时钟驱动单元33以及第四时钟驱动单元43的各个时钟连接针，再由在各段各自的布线长为等长的多段缓冲树构成。从而，即使功能块在第一方向较长的情况下，通过分割区域也能够使各块基干布线变短，使各块驱动单元所驱动的块同步单元数变少。

但是，从时钟源驱动器25至第一时钟驱动单元13、第二时钟驱动单元23为止的缓冲树、与从时钟源驱动器25至第三时钟驱动单元33、第四时钟驱动单元43为止的缓冲树，也可以是共有的。通过共有缓冲树，从而能够一部分共有缓冲树中使用的中继缓冲器以及时钟布线，能够削减耗电量。

在图17所示的例子中，功能块在垂直方向被分割成第一区域10、第二区域20、第三区域30以及第四区域40。在该例子中，对各个区域，配置时钟基干布线、时钟支线布线组、时钟驱动单元。即，如果根据功能块的尺寸分割为最合适的区域，则能够使区域内的时钟的负载容量设为能由一个时钟驱动单元能够驱动的负载容量值以下。

另外，功能块也可以如图18所示分割。

如图18所示的功能块，被分割成第一区域10、第二区域20、第三区域30以及第四区域40这四个。第三区域30以及第四区域40，被配置在第一区域10、第二区域20的下部。

另外，第一时钟驱动单元13、第二时钟驱动单元23、第三时钟驱动单元33、第四时钟驱动单元43，经由相同的中继缓冲器输入从相同的时钟源驱动器25输出的时钟信号，并分别分配相同的时钟信号。这样通过将时钟驱动单元配置在与中继缓冲器近的位置，从而能够共有中继缓冲器，并且使布线长度变短。即，能够削减耗电量。

第六实施方式

在本发明的第六实施方式中，对将本发明的时钟分配电路应用于存在多个系统的时钟的电路的例子进行说明。图19为表示第六实施方式的功能块600的俯视图。

如图19所示，功能块600，被分割成第一区域10、第二区域20、第三区域30以及第四区域40。在各个区域配置时钟基干布线、时钟支线布线组、时钟驱动单元。第一时钟同步单元组14、第二时钟同步单元组24、第三时钟同步单元组34、第四时钟同步单元组44，分别配置在第一、第二、第三、第四区域，分别由第一时钟驱动单元13、第二时钟驱动单元23、第三时钟驱动单元33、第四时钟驱动单元43驱动。

另外，第一时钟驱动单元13和第二时钟驱动单元23，由时钟源驱动器25驱动，第三时钟驱动单元33和第四时钟驱动单元43，由时钟源驱动器60驱动。即，通过对时钟源驱动器25和时钟源驱动器60分别输入各个时钟，从而可以在功能块内使用多系统的时钟。

即，在该例中，对每个时钟系统划分区域并配置时钟同步单元，在各个区域配置时钟基干布线、时钟支线布线、时钟驱动单元。

另外，不同的时钟系统之间区域也可以在重叠。例如，在如图20所示的例子中，第二区域20和第三区域30一部分重叠。即使这种情况下，在第二时钟支线布线组22、第三时钟支线布线组32中，只要使水平方向的布线位置错开即可。从而，即使在多系统的时钟同步单元配置在相同的区域的情况下，也可以采用本发明的结构分别单独供给时钟。

第七实施方式

在第七实施方式中，对实现上述时钟分配电路的自动化方法进行说明。图21是第七实施方式涉及的时钟布局自动化方法的流程图。该自动化方法包括：区域分割工序S001、基干布线配置工序S002、支线布线配置工序S003、驱动单元配置布线工序S004、时钟连接工序S005、以及缓冲树制作工序S006。各工序中的处理如下。

首先，在区域分割工序S001中，将功能块在第一方向(参照图2)分割为多个。

在基干布线配置工序S002中，对于各个区域，沿着第一方向，采用膜厚度后的上层布线，在区域的中心配置时钟基干布线。

在支线布线配置工序S003中，以时钟基干布线为中心，在与第一方向正交的第二方向，配置多根时钟支线布线。

在驱动单元配置布线工序S004中，在区域的中心部配置对时钟基干布线以及时钟支线布线进行驱动的时钟驱动单元，制作将时钟驱动单元和时钟基干布线连接的布线。

在时钟连接工序S005中，制作将区域内的时钟同步单元与该区域内接近的时钟基干布线或者时钟支线布线连接的工序。

在缓冲树制作工序S006中，制作从时钟源驱动器至时钟驱动单元的缓冲树。

即，上述时钟布局自动化方法，通过输入区域的分割方法以及缓冲树结构，从而以指定的方法分割区域。接着，对各个区域配置时钟基干布线、时钟支线布线组、时钟驱动单元。然后，按照将区域内的时钟同步单元与区域内的时钟驱动单元连接的方式变更连接，制作与接近的时钟基干布线或者时钟支线布线连接的布线。之后，对从时钟驱动器至时钟同步单元，采用指定的缓冲树结构构成缓冲树。

产业上的可利用性

本发明的时钟分配电路，具有能够使耗电量以及时钟偏移变小，即使在大规模的半导体集成电路中也能够使时钟驱动单元的负载容量变小的效果，作为在半导体集成电路上在采用标准单元构成的功能块中分配时钟信号的时钟分配电路等是有用的。

Claims (19)

1、一种采用时钟分配电路的半导体集成电路，该时钟分配电路在采用标准单元构成的功能块中分配时钟信号，该时钟分配电路包括：

在第一方向布线的第一时钟基干布线；

在与上述第一方向正交的第二方向布线，且由与上述第一时钟基干布线电连接的多根时钟支线布线构成的第一时钟支线布线组；

与上述第一时钟基干布线电连接的第一时钟驱动单元；

由与上述第一时钟基干布线或者上述第一时钟支线布线组电连接的多个时钟同步单元构成的第一时钟同步单元组；

与上述第一时钟基干布线并行配置的第二时钟基干布线；

在上述第二方向布线，且由与上述第二时钟基干布线电连接的多根时钟支线布线构成的第二时钟支线布线组；

与上述第二时钟基干布线电连接的第二时钟驱动单元；

由与上述第二时钟基干布线或者上述第二时钟支线布线组电连接的多个时钟同步单元构成的第二时钟同步单元组；以及

对上述第一时钟驱动单元以及第二时钟驱动单元提供时钟信号的时钟源驱动器，

上述第一时钟支线布线组和上述第二时钟支线布线组被电分离，

仅由上述第一时钟驱动单元，来驱动上述第一时钟基干布线以及上述第一时钟支线布线组，

仅由上述第二时钟驱动单元，来驱动上述第二时钟基干布线以及上述第二时钟支线布线组。

2、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

上述半导体集成电路，由上层的膜厚度厚、下层的膜厚度薄的多个布线层构成，

上述第一时钟基干布线以及第二时钟基干布线，采用膜厚度厚的上层布线形成，

上述第一时钟同步单元组的各时钟同步单元，被用膜厚度薄的下层布线，分别从各个配置位置起连接至相对上述第一方向在顺向或逆向处于最短位置的第一时钟支线布线或者第一时钟基干布线，

上述第二时钟同步单元组的各时钟同步单元，被用膜厚度薄的下层布线，分别从各个配置位置起连接至相对上述第一方向在顺向或逆向处于最短位置的第二时钟支线布线组或第二时钟基干布线。

3、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

存在第一区域和第二区域，该第一区域中的第一方向的范围由上述第一时钟基干布线决定，第二方向的范围由上述第一时钟支线布线组决定；该第二区域中的第一方向的范围由上述第二时钟基干布线决定，第二方向的范围由上述第二时钟支线布线组决定，上述第一区域和上述第二区域是彼此排他，

上述第一时钟同步单元组配置在上述第一区域内，

上述第二时钟同步单元组配置在上述第二区域内，

上述第一时钟基干布线配置在上述第一区域的中心，

上述第二时钟基干布线配置在上述第二区域的中心。

4、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

将上述第一时钟驱动单元和第一时钟基干布线连接的布线线路、以及将第二时钟驱动单元和第二时钟基干布线连接的布线线路，由宽的布线以及多个接触体构成。

5、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

上述第一时钟支线布线组的各时钟支线布线，在上述第一方向等间隔配置，且以上述第一时钟基干布线为中心左右对称，

上述第二时钟支线布线组的各时钟支线布线，在上述第一方向等间隔配置，且以上述第二时钟基干布线为中心左右对称。

6、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特正在于，

上述第一时钟支线布线组的时钟支线布线数和上述第二时钟支线布线组的时钟支线布线数不同。

7、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

上述第一时钟驱动单元被配置在上述第一时钟基干布线的中心，

上述第二时钟驱动单元被配置在上述第二时钟基干布线的中心，

上述第一时钟驱动单元和第二时钟驱动单元的驱动能力相互不同。

8、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

上述第一时钟支线布线组的各时钟支线布线，相对第一时钟基干布线左右非对称，

第一时钟支线布线组包含布线长度相互不同的时钟支线布线。

9、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

上述第一时钟支线布线组的各时钟支线布线，相对第一时钟基干布线为左右非对称，

上述第一时钟支线布线组，包含布线长度以及布线宽度相互不同的时钟支线布线。

10、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，还包括：

在上述第一方向布线的第三时钟基干布线；

在上述第二方向布线，且由与上述第三时钟基干布线电连接的多根时钟支线布线构成的第三时钟支线布线组；

与上述第三时钟基干布线电连接，仅对上述第三时钟基干布线以及第三时钟支线布线组进行驱动的第三时钟驱动单元；以及

由与上述第三时钟基干布线或者上述第三时钟支线布线组电连接的多个时钟同步单元构成的第三时钟同步单元组，

上述第一时钟基干布线、第二时钟基干布线、以及第三时钟基干布线，在上述第二方向按照该顺序排列配置，

上述第一时钟基干布线与第二时钟基干布线之间的布线间隔、和上述第二时钟基干布线与第三时钟基干布线之间的布线间隔相互不同，

上述第一时钟支线布线组、第二时钟支线布线组、以及第三时钟支线布线组的时钟支线布线的布线长度互不相同。

11、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

第一时钟基干布线与第二时钟基干布线的布线长度互不相同。

12、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，还包括：

在上述第二时钟基干布线的、第一方向的顺向侧或逆向侧，布线在上述第一方向的第三时钟基干布线；

在上述第二方向布线，且由与上述第三时钟基干布线电连接的多根时钟支线布线构成的第三时钟支线布线组；

与上述第三时钟基干布线电连接，且仅对上述第三时钟基干布线以及第三时钟支线布线组进行驱动的第三时钟驱动单元；以及

由与上述第三时钟基干布线或者上述第三时钟支线布线组电连接的多个时钟同步单元组构成的第三时钟同步单元组，

上述第一时钟基干布线的布线长度，比上述第二时钟基干布线的布线长与上述第三时钟基干布线的布线长度的总计值更长。

13、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

在上述第一时钟基干布线或者上述第二时钟基干布线的中心部还包括硬宏，

上述第一时钟驱动单元以及第二时钟驱动单元，在不与上述硬宏重叠的区域，分开配置在上述第一方向。

14、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

还具备具有多个时钟连接针的硬宏，该时钟连接针供给时钟信号，

上述半导体集成电路，由上层的膜厚度厚、下层的膜厚度薄的多个布线层构成，

各时钟连接针，采用膜厚度薄的下层布线，连接至上述第一时钟支线布线组的时钟支线布线、第二时钟支线布线组的时钟支线布线、上述第一时钟基干布线、以及上述第二时钟基干布线中的、相对上述第一方向在顺向或逆向位于最短位置的布线。

15、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，

上述第一时钟驱动单元以及第二时钟驱动单元，分别具有供给时钟信号的时钟连接针，

上述时钟连接针被配置成一列，

将从上述时钟源驱动器至上述第一时钟驱动单元以及第二时钟驱动单元各自的时钟连接针，用在各段各自的布线长度为等长的多段缓冲树构成。

16、根据权利要求15所述的采用时钟分配电路的半导体集成电路，其特征在于，还包括：

在上述第一时钟基干布线的第一方向的顺向侧或逆向侧，布线在上述第一方向的第三时钟基干布线；

在上述第二方向布线，且由与上述第三时钟基干布线电连接的多根时钟支线布线构成的第三时钟支线布线组；

与上述第三时钟基干布线电连接，且仅对上述第三时钟基干布线以及第三时钟支线布线组进行驱动的的第三时钟驱动单元；

由与上述第三时钟基干布线或上述第三时钟支线布线组电连接的多个时钟同步单元构成的第三时钟同步单元组；

在上述第二时钟基干布线的第一方向的顺向或逆向侧，布线在上述第一方向的第四时钟基干布线；

布线在上述第二方向，且由与上述第四时钟基干布线电连接的多根时钟支线布线构成的第四时钟支线布线组；

与上述第四时钟基干布线电连接，且仅对上述第四时钟基干布线以及第四时钟同步单元组进行驱动的第四时钟驱动单元；以及

由与上述第四时钟基干布线或上述第四时钟支线布线组电连接的多个时钟同步单元构成的第四时钟同步单元组，

上述第三时钟驱动单元以及第四时钟驱动单元，分别具有供给时钟信号的时钟连接针，

将从上述时钟源驱动器至上述第三时钟驱动单元以及第四时钟驱动单元的各个时钟连接针，在各段用各自的布线长度分别为等长的、不同于上述缓冲树的多段缓冲树构成。

17、根据权利要求15所述的采用时钟分配电路的半导体集成电路，其特征在于，还包括：

在上述第一时钟基干布线的、第一方向的顺向侧或逆向侧，布线在上述第一方向的第三时钟基干布线；

在上述第二方向布线，且由与上述第三时钟基干布线电连接的多根时钟支线布线构成的第三时钟支线布线组；

与上述第三时钟基干布线电连接，且仅对上述第三时钟基干布线以及第三时钟支线布线组进行驱动的第三时钟驱动单元；

由与上述第三时钟基干布线或者上述第三时钟支线布线组电连接的多个时钟同步单元构成的第三时钟同步单元组；

在上述第二时钟基干布线的、第一方向的顺向侧或逆向侧，布线在上述第一方向的第四时钟基干布线；

在上述第二方向布线，且由与上述第四时钟基干布线电连接的多根时钟支线布线构成的第四时钟支线布线组；

与上述第四时钟基干布线电连接，且仅对上述第四时钟基干布线以及第四时钟同步单元组进行驱动的第四时钟驱动单元；以及

由与上述第四时钟基干布线或上述第四时钟支线布线组电连接的多个时钟同步单元构成的第四时钟同步单元组，

上述第三时钟驱动单元以及第四时钟驱动单元，分别具有供给时钟信号的时钟连接针，

将从上述时钟源驱动器至上述第三时钟驱动单元以及第四时钟驱动单元各自的时钟连接针，共有上述缓冲树来构成。

18、根据权利要求1所述的采用时钟分配电路的半导体集成电路，其特征在于，还包括：

在上述第一方向布线的第三时钟基干布线；

在上述第二方向布线，且由与上述第三时钟基干布线电连接的多根时钟支线布线构成的第三时钟支线布线组；

与上述第三时钟基干布线电连接，且仅对上述第三时钟基干布线以及第三时钟支线布线组进行驱动的第三时钟驱动单元；

由与上述第三时钟基干布线或上述第三时钟支线布线组电连接的多个时钟同步单元构成的第三时钟同步单元组；

在上述第一方向布线的第四时钟基干布线；

在上述第二方向布线，且由与上述第四时钟基干布线电连接的多个时钟支线布线构成的第四时钟支线布线组；

与上述第四时钟基干布线电连接，且仅对上述第四时钟基干布线以及第四时钟同步单元组进行驱动的第四时钟驱动单元；

由与上述第四时钟基干布线或上述第四时钟支线布线组电连接的多个时钟同步单元组构成的第四时钟同步单元组；以及

对上述第三时钟驱动单元以及第四时钟驱动单元提供时钟信号的、与上述时钟源驱动器不同的时钟源驱动器，

上述第一时钟基干布线、第二时钟基干布线、第三时钟基干布线以及第四时钟基干布线，在上述第二方向按照该顺序排列配置，

对上述第一时钟驱动单元以及第二时钟驱动单元提供时钟信号的时钟源驱动器、和对上述第三时钟驱动单元以及第四时钟驱动单元提供信号的时钟源驱动器，被输入分别不同的时钟信号。

19、一种半导体集成电路的布局方法，该半导体集成电路采用分配时钟信号的时钟分配电路，该半导体集成电路的布局方法包括：

区域分割工序，将设置有上述时钟分配电路的功能块在第一方向分割成多个区域；

基干布线配置工序，对各个区域沿着第一方向采用膜厚度厚的上层布线，在上述区域的中心配置时钟基干布线；

支线布线配置工序，以时钟基干布线为中心，在与第一方向正交的第二方向，配置多根时钟支线布线；

驱动单元配置布线工序，在上述区域的中心部，配置对时钟基干布线以及时钟支线布线进行驱动的时钟驱动单元，制作将时钟驱动单元与时钟基干布线连接的布线；

时钟连接工序，制作将上述区域内的时钟同步单元与该区域内接近的时钟基干布线、或者时钟支线布线连接的布线；以及

缓冲树制作工序，制作从时钟源驱动器至时钟驱动单元的缓冲树。

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